JPH06224705A - 発振回路 - Google Patents
発振回路Info
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- JPH06224705A JPH06224705A JP5011166A JP1116693A JPH06224705A JP H06224705 A JPH06224705 A JP H06224705A JP 5011166 A JP5011166 A JP 5011166A JP 1116693 A JP1116693 A JP 1116693A JP H06224705 A JPH06224705 A JP H06224705A
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- capacitor
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- 239000003990 capacitor Substances 0.000 claims abstract description 41
- 230000010355 oscillation Effects 0.000 claims abstract description 20
- 238000007599 discharging Methods 0.000 claims description 5
- 108010086600 N(2),N(2)-dimethylguanosine-26-methyltransferase Proteins 0.000 abstract 1
- 102100034541 tRNA (guanine(26)-N(2))-dimethyltransferase Human genes 0.000 abstract 1
- 239000013256 coordination polymer Substances 0.000 description 21
- 238000010586 diagram Methods 0.000 description 12
- 238000001514 detection method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【目的】コンデンサの充電と放電を繰り返すことにより
発振を行う発振回路において、発振開始時の遅延を解消
する。 【構成】定常的な発振状態において第１の基準電圧Ｖ1
と第２の基準電圧Ｖ2 の間でコンデンサＣの充電と放電
を繰り返すことにより発振を行う回路において、発振開
始時にコンデンサＣの電圧Ｖｃを第１の基準電圧Ｖ1 と
第２の基準電圧Ｖ 2 の間に強制的に充電させる強制充電
回路１を設けた。 【効果】発振開始時に発振可能な状態まで速やかに移行
でき、発振開始時の遅延を無くすことができるという効
果がある。
発振を行う発振回路において、発振開始時の遅延を解消
する。 【構成】定常的な発振状態において第１の基準電圧Ｖ1
と第２の基準電圧Ｖ2 の間でコンデンサＣの充電と放電
を繰り返すことにより発振を行う回路において、発振開
始時にコンデンサＣの電圧Ｖｃを第１の基準電圧Ｖ1 と
第２の基準電圧Ｖ 2 の間に強制的に充電させる強制充電
回路１を設けた。 【効果】発振開始時に発振可能な状態まで速やかに移行
でき、発振開始時の遅延を無くすことができるという効
果がある。
Description
【０００１】
【産業上の利用分野】本発明は、コンデンサの充電と放
電を繰り返すことにより発振を行う発振回路に関するも
のである。
電を繰り返すことにより発振を行う発振回路に関するも
のである。
【０００２】
【従来の技術】図７は従来のＲＣ発振回路の回路図であ
り、図８はその動作波形図である。定電流源３は一定の
電流Ｉ0 をコンデンサＣに供給している。コンデンサＣ
の両端には、２つのＮＭＯＳトランジスタＭ1 ，Ｍ4 が
並列接続されている。ＮＭＯＳトランジスタＭ4 には、
イネーブル信号Ｅが入力されている。ＮＭＯＳトランジ
スタＭ1 には、フリップフロップＦＦのＱ出力が入力さ
れている。コンデンサＣの電圧Ｖｃは、コンパレータＣ
Ｐ1 の負入力端子とコンパレータＣＰ2 の正入力端子に
印加されている。コンパレータＣＰ1 の正入力端子には
第１の基準電圧Ｖ 1 が印加されており、コンパレータＣ
Ｐ2 の負入力端子には第２の基準電圧Ｖ2が印加されて
いる。第１の基準電圧Ｖ1 と第２の基準電圧Ｖ2 は、図
８に示すように、Ｖ1 ＞Ｖ2 という関係がある。コンパ
レータＣＰ1 の出力信号は、フリップフロップＦＦのセ
ット入力となり、コンパレータＣＰ2 の出力信号は、フ
リップフロップＦＦのリセット入力となっている。
り、図８はその動作波形図である。定電流源３は一定の
電流Ｉ0 をコンデンサＣに供給している。コンデンサＣ
の両端には、２つのＮＭＯＳトランジスタＭ1 ，Ｍ4 が
並列接続されている。ＮＭＯＳトランジスタＭ4 には、
イネーブル信号Ｅが入力されている。ＮＭＯＳトランジ
スタＭ1 には、フリップフロップＦＦのＱ出力が入力さ
れている。コンデンサＣの電圧Ｖｃは、コンパレータＣ
Ｐ1 の負入力端子とコンパレータＣＰ2 の正入力端子に
印加されている。コンパレータＣＰ1 の正入力端子には
第１の基準電圧Ｖ 1 が印加されており、コンパレータＣ
Ｐ2 の負入力端子には第２の基準電圧Ｖ2が印加されて
いる。第１の基準電圧Ｖ1 と第２の基準電圧Ｖ2 は、図
８に示すように、Ｖ1 ＞Ｖ2 という関係がある。コンパ
レータＣＰ1 の出力信号は、フリップフロップＦＦのセ
ット入力となり、コンパレータＣＰ2 の出力信号は、フ
リップフロップＦＦのリセット入力となっている。
【０００３】以下、このＲＣ発振回路の動作原理を図８
に基づいて説明する。まず、コンデンサＣに電荷が無い
状態（Ｖｃ＝０）から充電を開始する。この間は、Ｖｃ
＜Ｖ 2 であり、コンパレータＣＰ1 ，ＣＰ2 及びフリッ
プフロップＦＦによりクロック出力ＣＬＫはＬｏｗレベ
ルに設定されており、ＮＭＯＳトランジスタＭ1 はＯＦ
Ｆの状態になり、コンデンサＣは定電流Ｉ0 によって充
電される。コンデンサＣの充電により電圧Ｖｃが上昇
し、Ｖｃ＝Ｖ1 になると、クロック出力ＣＬＫはＨｉｇ
ｈレベルに設定され、ＮＭＯＳトランジスタＭ1 がＯＮ
の状態になり、コンデンサＣは放電される。コンデンサ
Ｃの放電により、電圧Ｖｃが下降し、Ｖｃ＝Ｖ2 になる
と、再びクロック出力ＣＬＫがＬｏｗレベルに設定さ
れ、ＮＭＯＳトランジスタＭ1 がＯＦＦの状態となり、
再び充電が始まる。以下、ＮＭＯＳトランジスタＭ1 の
ＯＮ／ＯＦＦを繰り返すことにより、図８に示すような
発振動作を継続する。
に基づいて説明する。まず、コンデンサＣに電荷が無い
状態（Ｖｃ＝０）から充電を開始する。この間は、Ｖｃ
＜Ｖ 2 であり、コンパレータＣＰ1 ，ＣＰ2 及びフリッ
プフロップＦＦによりクロック出力ＣＬＫはＬｏｗレベ
ルに設定されており、ＮＭＯＳトランジスタＭ1 はＯＦ
Ｆの状態になり、コンデンサＣは定電流Ｉ0 によって充
電される。コンデンサＣの充電により電圧Ｖｃが上昇
し、Ｖｃ＝Ｖ1 になると、クロック出力ＣＬＫはＨｉｇ
ｈレベルに設定され、ＮＭＯＳトランジスタＭ1 がＯＮ
の状態になり、コンデンサＣは放電される。コンデンサ
Ｃの放電により、電圧Ｖｃが下降し、Ｖｃ＝Ｖ2 になる
と、再びクロック出力ＣＬＫがＬｏｗレベルに設定さ
れ、ＮＭＯＳトランジスタＭ1 がＯＦＦの状態となり、
再び充電が始まる。以下、ＮＭＯＳトランジスタＭ1 の
ＯＮ／ＯＦＦを繰り返すことにより、図８に示すような
発振動作を継続する。
【０００４】
【発明が解決しようとする課題】従来のＲＣ発振回路で
は、前述したように、コンデンサＣに電荷が無い状態か
ら動作を開始していたが、この方式では、コンデンサＣ
に充電を開始した時点（ｔ＝０）から、コンデンサＣの
電圧Ｖｃが基準電圧Ｖ2 と等しくなる時点（ｔ＝ｔ1 ）
までは発振動作が行われず、充電開始からＶｃ＝Ｖ2 に
なるまでの時間Ｃ×Ｖ2 ／Ｉ0 （＝ｔ1 ）だけ遅れてか
ら発振動作に入るという欠点があった。
は、前述したように、コンデンサＣに電荷が無い状態か
ら動作を開始していたが、この方式では、コンデンサＣ
に充電を開始した時点（ｔ＝０）から、コンデンサＣの
電圧Ｖｃが基準電圧Ｖ2 と等しくなる時点（ｔ＝ｔ1 ）
までは発振動作が行われず、充電開始からＶｃ＝Ｖ2 に
なるまでの時間Ｃ×Ｖ2 ／Ｉ0 （＝ｔ1 ）だけ遅れてか
ら発振動作に入るという欠点があった。
【０００５】本発明は、このような点に鑑みてなされた
ものであり、その目的とするところは、コンデンサの充
電と放電を繰り返すことにより発振を行う発振回路にお
いて、発振開始時の遅延を無くすことにある。
ものであり、その目的とするところは、コンデンサの充
電と放電を繰り返すことにより発振を行う発振回路にお
いて、発振開始時の遅延を無くすことにある。
【０００６】
【課題を解決するための手段】本発明の発振回路にあっ
ては、上記の課題を解決するために、図１及び図２に示
すように、定常的な発振状態において第１の基準電圧Ｖ
1 と第２の基準電圧Ｖ 2 の間でコンデンサＣの充電と放
電を繰り返すことにより発振を行う回路において、発振
開始時にコンデンサＣの電圧Ｖｃを第１の基準電圧Ｖ1
と第２の基準電圧Ｖ2 の間に強制的に充電させる強制充
電回路１を設けたことを特徴とするものである。
ては、上記の課題を解決するために、図１及び図２に示
すように、定常的な発振状態において第１の基準電圧Ｖ
1 と第２の基準電圧Ｖ 2 の間でコンデンサＣの充電と放
電を繰り返すことにより発振を行う回路において、発振
開始時にコンデンサＣの電圧Ｖｃを第１の基準電圧Ｖ1
と第２の基準電圧Ｖ2 の間に強制的に充電させる強制充
電回路１を設けたことを特徴とするものである。
【０００７】
【作用】本発明では、上記の構成とすることにより、図
２に示すように、動作開始時に瞬時にコンデンサＣの電
圧Ｖｃが基準電圧Ｖ2 以上となるように強制的に充電を
行い、発振開始までの遅延時間を無くすことができるも
のである。
２に示すように、動作開始時に瞬時にコンデンサＣの電
圧Ｖｃが基準電圧Ｖ2 以上となるように強制的に充電を
行い、発振開始までの遅延時間を無くすことができるも
のである。
【０００８】
【実施例】図３は本発明の一実施例の構成を示す回路図
である。以下、その回路構成について説明する。定電流
源３は一定の電流Ｉ0 をコンデンサＣに供給している。
コンデンサＣの両端には、ＮＭＯＳトランジスタＭ1 ，
Ｍ4 が並列接続されている。また、コンデンサＣの非接
地側端子は、ＰＭＯＳトランジスタＭ2 を介して制御電
源電圧Ｖｄｄのラインに接続されている。ＮＭＯＳトラ
ンジスタＭ4 のゲートには、イネーブル信号Ｅが入力さ
れている。ＮＭＯＳトランジスタＭ1 のゲートには、Ｎ
ＯＲ回路Ｇ2 の出力信号が入力されている。ＮＯＲ回路
Ｇ2 には、フリップフロップＦＦのＱ出力が否定回路Ｎ
1 を介して入力されると共に、イネーブル信号Ｅが入力
されている。ＰＭＯＳトランジスタＭ2 のゲートには、
ＮＡＮＤ回路Ｇ1 の出力信号が入力されている。ＮＡＮ
Ｄ回路Ｇ1 には、イネーブル信号Ｅが否定回路Ｎ2 を介
して入力されると共に、コンパレータＣＰ3 の出力信号
が入力されている。コンデンサＣの電圧Ｖｃは、コンパ
レータＣＰ1 の負入力端子とコンパレータＣＰ2 の正入
力端子に印加されている。コンパレータＣＰ1 の正入力
端子には第１の基準電圧Ｖ1 が印加されており、コンパ
レータＣＰ2 の負入力端子には第２の基準電圧Ｖ2 が印
加されている。第１の基準電圧Ｖ1 と第２の基準電圧Ｖ
2 は、Ｖ1 ＞Ｖ2 という関係がある。コンパレータＣＰ
1 の出力信号は、フリップフロップＦＦのセット入力と
なり、コンパレータＣＰ2 の出力信号は、フリップフロ
ップＦＦのリセット入力となっている。
である。以下、その回路構成について説明する。定電流
源３は一定の電流Ｉ0 をコンデンサＣに供給している。
コンデンサＣの両端には、ＮＭＯＳトランジスタＭ1 ，
Ｍ4 が並列接続されている。また、コンデンサＣの非接
地側端子は、ＰＭＯＳトランジスタＭ2 を介して制御電
源電圧Ｖｄｄのラインに接続されている。ＮＭＯＳトラ
ンジスタＭ4 のゲートには、イネーブル信号Ｅが入力さ
れている。ＮＭＯＳトランジスタＭ1 のゲートには、Ｎ
ＯＲ回路Ｇ2 の出力信号が入力されている。ＮＯＲ回路
Ｇ2 には、フリップフロップＦＦのＱ出力が否定回路Ｎ
1 を介して入力されると共に、イネーブル信号Ｅが入力
されている。ＰＭＯＳトランジスタＭ2 のゲートには、
ＮＡＮＤ回路Ｇ1 の出力信号が入力されている。ＮＡＮ
Ｄ回路Ｇ1 には、イネーブル信号Ｅが否定回路Ｎ2 を介
して入力されると共に、コンパレータＣＰ3 の出力信号
が入力されている。コンデンサＣの電圧Ｖｃは、コンパ
レータＣＰ1 の負入力端子とコンパレータＣＰ2 の正入
力端子に印加されている。コンパレータＣＰ1 の正入力
端子には第１の基準電圧Ｖ1 が印加されており、コンパ
レータＣＰ2 の負入力端子には第２の基準電圧Ｖ2 が印
加されている。第１の基準電圧Ｖ1 と第２の基準電圧Ｖ
2 は、Ｖ1 ＞Ｖ2 という関係がある。コンパレータＣＰ
1 の出力信号は、フリップフロップＦＦのセット入力と
なり、コンパレータＣＰ2 の出力信号は、フリップフロ
ップＦＦのリセット入力となっている。
【０００９】次に、図１における電圧検出制御回路２、
すなわち、コンデンサＣの電圧Ｖｃを検出して、ＰＭＯ
ＳトランジスタＭ2 を制御するための回路は、図４に示
すようなヒステリシス回路よりなる。この回路では、コ
ンデンサＣの電圧ＶｃがコンパレータＣＰ3 の負入力端
子に印加されており、コンパレータＣＰ3 の正入力端子
には、基準電圧Ｖ2 が抵抗Ｒ1 を介して印加されてい
る。また、コンパレータＣＰ3 の正入力端子は、抵抗Ｒ
2 とＮＭＯＳトランジスタＭ3 を介して接地されてい
る。ＮＭＯＳトランジスタＭ3 のゲートには、否定回路
Ｎ3 の出力信号が入力されている。否定回路Ｎ3 の入力
には、コンパレータＣＰ3 の出力信号が入力されてい
る。また、このコンパレータＣＰ3 の出力信号は、ＮＡ
ＮＤ回路Ｇ1 に入力されている。
すなわち、コンデンサＣの電圧Ｖｃを検出して、ＰＭＯ
ＳトランジスタＭ2 を制御するための回路は、図４に示
すようなヒステリシス回路よりなる。この回路では、コ
ンデンサＣの電圧ＶｃがコンパレータＣＰ3 の負入力端
子に印加されており、コンパレータＣＰ3 の正入力端子
には、基準電圧Ｖ2 が抵抗Ｒ1 を介して印加されてい
る。また、コンパレータＣＰ3 の正入力端子は、抵抗Ｒ
2 とＮＭＯＳトランジスタＭ3 を介して接地されてい
る。ＮＭＯＳトランジスタＭ3 のゲートには、否定回路
Ｎ3 の出力信号が入力されている。否定回路Ｎ3 の入力
には、コンパレータＣＰ3 の出力信号が入力されてい
る。また、このコンパレータＣＰ3 の出力信号は、ＮＡ
ＮＤ回路Ｇ1 に入力されている。
【００１０】図５は前記ヒステリシス回路の入出力特性
を示している。入力電圧ＶｃがＶｃ＜Ｖ3 の場合、出力
電圧ＶｏｕｔとしてはＨｉｇｈレベルが出力され、否定
回路Ｎ3 によりＬｏｗレベルに変換されるので、ＮＭＯ
ＳトランジスタＭ3 はＯＦＦの状態になり、Ｖ3 ＝Ｖ2
となる。したがって、コンデンサＣの電圧Ｖｃが基準電
圧Ｖ2 よりも低い場合は、ヒステリシス回路はこの状態
を保持するが、コンデンサＣの電圧Ｖｃが基準電圧Ｖ2
を越えると、出力電圧ＶｏｕｔはＬｏｗレベルとなり、
ヒステリシス回路の状態は反転する。コンデンサＣの電
圧Ｖｃがさらに上昇しても、出力電圧ＶｏｕｔはＬｏｗ
レベルの状態のまま保たれる。出力電圧ＶｏｕｔがＬｏ
ｗレベルの状態になると、否定回路Ｎ3 によりＨｉｇｈ
レベルに反転した電圧がＮＭＯＳトランジスタＭ3 のゲ
ートに加わり、ＮＭＯＳトランジスタＭ3 はＯＮの状態
になる。ＮＭＯＳトランジスタＭ3 がＯＮの状態になる
と、抵抗Ｒ1 ，Ｒ2 により抵抗分割された電圧Ｖ3 がコ
ンパレータＣＰ3 の正入力端子に加わる。この電圧は、
Ｖ3 ＝Ｖ2 ×Ｒ2 ／（Ｒ1 ＋Ｒ2 ）となる。コンデンサ
ＣのＶｃがＶｃ＞Ｖ3 の間は、出力電圧ＶｏｕｔがＬｏ
ｗレベルの状態が続き、コンデンサＣの電圧Ｖｃが抵抗
分割された基準電圧Ｖ3 よりも小さくなると、出力電圧
Ｖｏｕｔは反転し、Ｈｉｇｈレベルの状態になる。この
ヒステリシス回路のヒステリシス幅をΔＶとすると、Δ
Ｖ＝Ｖ2 −Ｖ3 ＝Ｖ2 ×Ｒ1 ／（Ｒ1＋Ｒ2 ）となる。
抵抗Ｒ1 ，Ｒ2 の値を選べば、所望のヒステリシス幅Δ
Ｖが得られる。
を示している。入力電圧ＶｃがＶｃ＜Ｖ3 の場合、出力
電圧ＶｏｕｔとしてはＨｉｇｈレベルが出力され、否定
回路Ｎ3 によりＬｏｗレベルに変換されるので、ＮＭＯ
ＳトランジスタＭ3 はＯＦＦの状態になり、Ｖ3 ＝Ｖ2
となる。したがって、コンデンサＣの電圧Ｖｃが基準電
圧Ｖ2 よりも低い場合は、ヒステリシス回路はこの状態
を保持するが、コンデンサＣの電圧Ｖｃが基準電圧Ｖ2
を越えると、出力電圧ＶｏｕｔはＬｏｗレベルとなり、
ヒステリシス回路の状態は反転する。コンデンサＣの電
圧Ｖｃがさらに上昇しても、出力電圧ＶｏｕｔはＬｏｗ
レベルの状態のまま保たれる。出力電圧ＶｏｕｔがＬｏ
ｗレベルの状態になると、否定回路Ｎ3 によりＨｉｇｈ
レベルに反転した電圧がＮＭＯＳトランジスタＭ3 のゲ
ートに加わり、ＮＭＯＳトランジスタＭ3 はＯＮの状態
になる。ＮＭＯＳトランジスタＭ3 がＯＮの状態になる
と、抵抗Ｒ1 ，Ｒ2 により抵抗分割された電圧Ｖ3 がコ
ンパレータＣＰ3 の正入力端子に加わる。この電圧は、
Ｖ3 ＝Ｖ2 ×Ｒ2 ／（Ｒ1 ＋Ｒ2 ）となる。コンデンサ
ＣのＶｃがＶｃ＞Ｖ3 の間は、出力電圧ＶｏｕｔがＬｏ
ｗレベルの状態が続き、コンデンサＣの電圧Ｖｃが抵抗
分割された基準電圧Ｖ3 よりも小さくなると、出力電圧
Ｖｏｕｔは反転し、Ｈｉｇｈレベルの状態になる。この
ヒステリシス回路のヒステリシス幅をΔＶとすると、Δ
Ｖ＝Ｖ2 −Ｖ3 ＝Ｖ2 ×Ｒ1 ／（Ｒ1＋Ｒ2 ）となる。
抵抗Ｒ1 ，Ｒ2 の値を選べば、所望のヒステリシス幅Δ
Ｖが得られる。
【００１１】図６は本実施例の動作波形図である。動作
開始時には、イネーブル信号ＥはＨｉｇｈレベルからＬ
ｏｗレベルに切り替わる。このイネーブル信号Ｅを否定
回路Ｎ2 により反転させた反転イネーブル信号Ｅ’とコ
ンパレータＣＰ3 の出力をＮＡＮＤ回路Ｇ1 で論理演算
することにより、ＰＭＯＳトランジスタＭ2 をＯＮの状
態にして、コンデンサＣの強制充電を行う。強制充電に
より、コンデンサＣの電圧Ｖｃが基準電圧Ｖ2 を越える
と、コンパレータＣＰ3 の出力はＬｏｗレベルに切り替
わり、これと反転イネーブル信号Ｅ’（＝Ｈｉｇｈレベ
ル）のＮＡＮＤにより、ＰＭＯＳトランジスタＭ2 のゲ
ートにＨｉｇｈレベルの信号が加わり、ＰＭＯＳトラン
ジスタＭ2 はＯＦＦの状態になり、コンデンサＣの強制
充電が終了する。その後は、従来例で説明した動作原理
により、ＮＭＯＳトランジスタＭ 1 のＯＮ／ＯＦＦが繰
り返されて、発振が持続する。このとき、コンデンサＣ
の電圧Ｖｃは基準電圧Ｖ1 とＶ2 の間で変化するため
に、コンパレータＣＰ3 の出力はＬｏｗレベルの状態の
ままであり、反転することはない。これは、前述したよ
うに、ヒステリシス特性を持つコンパレータＣＰ3 を用
いたことにより実現可能となったものである。したがっ
て、発振動作中は、ＰＭＯＳトランジスタＭ2はＯＦＦ
状態のままであり、コンデンサＣの強制充電が起こるこ
とはない。また、コンデンサＣの強制充電に要する時間
は、定電流Ｉ0 によりコンデンサＣを充電する時間と比
較して、無視できるほど小さくなっている。以上のこと
から動作開始時にのみコンデンサＣの強制充電が行わ
れ、発振開始時の遅延が無くなる。
開始時には、イネーブル信号ＥはＨｉｇｈレベルからＬ
ｏｗレベルに切り替わる。このイネーブル信号Ｅを否定
回路Ｎ2 により反転させた反転イネーブル信号Ｅ’とコ
ンパレータＣＰ3 の出力をＮＡＮＤ回路Ｇ1 で論理演算
することにより、ＰＭＯＳトランジスタＭ2 をＯＮの状
態にして、コンデンサＣの強制充電を行う。強制充電に
より、コンデンサＣの電圧Ｖｃが基準電圧Ｖ2 を越える
と、コンパレータＣＰ3 の出力はＬｏｗレベルに切り替
わり、これと反転イネーブル信号Ｅ’（＝Ｈｉｇｈレベ
ル）のＮＡＮＤにより、ＰＭＯＳトランジスタＭ2 のゲ
ートにＨｉｇｈレベルの信号が加わり、ＰＭＯＳトラン
ジスタＭ2 はＯＦＦの状態になり、コンデンサＣの強制
充電が終了する。その後は、従来例で説明した動作原理
により、ＮＭＯＳトランジスタＭ 1 のＯＮ／ＯＦＦが繰
り返されて、発振が持続する。このとき、コンデンサＣ
の電圧Ｖｃは基準電圧Ｖ1 とＶ2 の間で変化するため
に、コンパレータＣＰ3 の出力はＬｏｗレベルの状態の
ままであり、反転することはない。これは、前述したよ
うに、ヒステリシス特性を持つコンパレータＣＰ3 を用
いたことにより実現可能となったものである。したがっ
て、発振動作中は、ＰＭＯＳトランジスタＭ2はＯＦＦ
状態のままであり、コンデンサＣの強制充電が起こるこ
とはない。また、コンデンサＣの強制充電に要する時間
は、定電流Ｉ0 によりコンデンサＣを充電する時間と比
較して、無視できるほど小さくなっている。以上のこと
から動作開始時にのみコンデンサＣの強制充電が行わ
れ、発振開始時の遅延が無くなる。
【００１２】
【発明の効果】本発明によれば、定常的な発振状態にお
いて第１の基準電圧と第２の基準電圧の間でコンデンサ
の充電と放電を繰り返すことにより発振を行う回路にお
いて、発振開始時にコンデンサの電圧を第１の基準電圧
と第２の基準電圧の間に強制的に充電させる強制充電回
路を設けたので、発振開始時に発振可能な状態まで速や
かに移行でき、発振開始時の遅延を無くすことができる
という効果がある。
いて第１の基準電圧と第２の基準電圧の間でコンデンサ
の充電と放電を繰り返すことにより発振を行う回路にお
いて、発振開始時にコンデンサの電圧を第１の基準電圧
と第２の基準電圧の間に強制的に充電させる強制充電回
路を設けたので、発振開始時に発振可能な状態まで速や
かに移行でき、発振開始時の遅延を無くすことができる
という効果がある。
【図１】本発明の基本構成を示すブロック図である。
【図２】本発明の動作波形図である。
【図３】本発明の一実施例の回路図である。
【図４】本発明の一実施例に用いるヒステリシス回路の
回路図である。
回路図である。
【図５】本発明の一実施例に用いるヒステリシス回路の
入出力特性図である。
入出力特性図である。
【図６】本発明の一実施例の動作波形図である。
【図７】従来の発振回路の回路図である。
【図８】従来例の動作波形図である。
１ 強制充電回路 ２ 電圧検出制御回路 ３ 定電流源 Ｃ コンデンサ
Claims (1)
- 【請求項１】 定常的な発振状態において第１の基準
電圧と第２の基準電圧の間でコンデンサの充電と放電を
繰り返すことにより発振を行う回路において、発振開始
時にコンデンサの電圧を第１の基準電圧と第２の基準電
圧の間に強制的に充電させる強制充電回路を設けたこと
を特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5011166A JPH06224705A (ja) | 1993-01-26 | 1993-01-26 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5011166A JPH06224705A (ja) | 1993-01-26 | 1993-01-26 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224705A true JPH06224705A (ja) | 1994-08-12 |
Family
ID=11770467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5011166A Pending JPH06224705A (ja) | 1993-01-26 | 1993-01-26 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224705A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101226049B1 (ko) * | 2005-12-02 | 2013-01-24 | 페어차일드코리아반도체 주식회사 | 커패시터가 내장된 ｒｃ 발진기 집적회로 |
| WO2014208470A1 (ja) * | 2013-06-28 | 2014-12-31 | セイコーインスツル株式会社 | 遅延回路、発振回路及び半導体装置 |
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