JPH0220026A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
- Publication number
- JPH0220026A JPH0220026A JP63170197A JP17019788A JPH0220026A JP H0220026 A JPH0220026 A JP H0220026A JP 63170197 A JP63170197 A JP 63170197A JP 17019788 A JP17019788 A JP 17019788A JP H0220026 A JPH0220026 A JP H0220026A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- gate
- drain electrode
- active region
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、電界効果型半導体装置に係り、特に、マイク
ロ波、ミリ波帯で用いられる電力用電界効果型半導体装
置に関する。
ロ波、ミリ波帯で用いられる電力用電界効果型半導体装
置に関する。
（従来の技術）
マイクロ波通信システム、レーダシステム等の電力増幅
用素子としては、現在、砒化ガリウム（ＧａＡｓ）を材
料とした電界効果型トランジスタ（以後、 ＧａＡｓ
ＦＥＴと略記する）が主流となっている。
用素子としては、現在、砒化ガリウム（ＧａＡｓ）を材
料とした電界効果型トランジスタ（以後、 ＧａＡｓ
ＦＥＴと略記する）が主流となっている。
第２図に電力用ＧａＡｓ ＦＥＴの概略を上面図で示し
。
。
これによって説明する。
半絶縁性ＧａＡｓ基板（１０１）にイオン注入法により
チャネルとなる活性領域（１０２） （点線の枠内）が
形成されており、該活性領域内にオーミック電極である
ソース電極（１０３）及びドレイン電極（１０４）とシ
ョットキあるいはｐｎ接合のゲート電極（１０５）が、
所望の出力で決まる数だけ一方向に多数個配列された゛
構造となっている。複数のドレイン電極（１０４）及び
ゲート電極（＋０５）はそれぞれ、活性領域外の半絶縁
性ＧａＡｓ基板（１０１）上に形成されたドレイン電極
接続導体部（１１４） 、及びゲート電極接続導体部（
ｉｔｓ）で電気的に接続され、それぞれの電極は櫛の歯
状になっている。又、前記両導体部（（１１４）。
チャネルとなる活性領域（１０２） （点線の枠内）が
形成されており、該活性領域内にオーミック電極である
ソース電極（１０３）及びドレイン電極（１０４）とシ
ョットキあるいはｐｎ接合のゲート電極（１０５）が、
所望の出力で決まる数だけ一方向に多数個配列された゛
構造となっている。複数のドレイン電極（１０４）及び
ゲート電極（＋０５）はそれぞれ、活性領域外の半絶縁
性ＧａＡｓ基板（１０１）上に形成されたドレイン電極
接続導体部（１１４） 、及びゲート電極接続導体部（
ｉｔｓ）で電気的に接続され、それぞれの電極は櫛の歯
状になっている。又、前記両導体部（（１１４）。
（１１５））は、外部回路と電気的に接続するためのボ
ンディングワイヤを固着する場所としても用いられる。
ンディングワイヤを固着する場所としても用いられる。
さらに、ソース電極（１０３）は第３図（第２図のＡ−
Ａ線に沿う概略の断面図）に示した様に、ＧａＡｓ基板
（１０１）にエツチング等によって形成した貫通孔（１
０６）に蒸着、メツキ等によって金属（例えば金）層を
固着したいわゆるバイアホール（１１３）により、 Ｇ
ａＡｓ基板裏面の接地電極（１０７）と電気的に接続さ
れている。
Ａ線に沿う概略の断面図）に示した様に、ＧａＡｓ基板
（１０１）にエツチング等によって形成した貫通孔（１
０６）に蒸着、メツキ等によって金属（例えば金）層を
固着したいわゆるバイアホール（１１３）により、 Ｇ
ａＡｓ基板裏面の接地電極（１０７）と電気的に接続さ
れている。
バイアホール構造はソース電極周辺に発生する寄生イン
ピーダンス成分を非常に小さくできるため、トランジス
タの電力利得を大きく出来特ににＵ帯以上のマイクロ波
及びミリ波帯で動作する電力ＧａＡｓ ＦＩＥＴの高性
能化を図る上で有利な構造である。
ピーダンス成分を非常に小さくできるため、トランジス
タの電力利得を大きく出来特ににＵ帯以上のマイクロ波
及びミリ波帯で動作する電力ＧａＡｓ ＦＩＥＴの高性
能化を図る上で有利な構造である。
（発明が解決しようとする課題）
ところで、以上のＦＥＴで高利得化を図る際、考慮しな
ければならない重要な点が２つある。
ければならない重要な点が２つある。
第一の点はゲートフィンガ方向のゲート抵抗等によるマ
イクロ波の減衰を小さく抑えるためにゲートフィンガ長
（ＣＲｇｆ）（第２図））に対する制限があることであ
る。例えば３０ＧＨｚｌＦＦＥＴでは１通常Ｑにｆ＃８
０μ■以下で設計されており１周波数が高くなればなる
程、フィンガ長は短かくする必要がある。
イクロ波の減衰を小さく抑えるためにゲートフィンガ長
（ＣＲｇｆ）（第２図））に対する制限があることであ
る。例えば３０ＧＨｚｌＦＦＥＴでは１通常Ｑにｆ＃８
０μ■以下で設計されており１周波数が高くなればなる
程、フィンガ長は短かくする必要がある。
第二の点は複数の動作領域（ソース・ドレイン間領域）
間の位相差をできるだけ小さくし、均一動作をさせるこ
とでありそのためにはゲートフィンガに垂直な方向の活
性領域の幅（（１２ｔ）（第２図））を動作周波数の実
効波長（λａｒｔ） に比べて、十分小さくする必要
がある。通常、目安としては、実効波長の１／８程度以
下である。
間の位相差をできるだけ小さくし、均一動作をさせるこ
とでありそのためにはゲートフィンガに垂直な方向の活
性領域の幅（（１２ｔ）（第２図））を動作周波数の実
効波長（λａｒｔ） に比べて、十分小さくする必要
がある。通常、目安としては、実効波長の１／８程度以
下である。
例えば、周波数３００）Ｉｚに対しては λｅｒｒ／８
Ｌ：５００μｍであり１周波数が高くなればなる程小さ
くする必要がある。
Ｌ：５００μｍであり１周波数が高くなればなる程小さ
くする必要がある。
一方、高出力を得るには動作領域（その大きさを表わす
指標としてゲート幅＝ゲートフィンガ長Ｘゲート電極数
が用いられる）を出来るだけ大きくする必要があるが、
ゲートフィンガ長及び活性領域の幅（１２ｔ）に対して
は、前記制限があり、しかも、ソース電極の幅（（Ｑ、
）（第２図））は、パイ７ホールを安定かつ均一に形成
するために少くとも５０μｍ程度とる必要があることか
ら、配列されるゲート電極数にも制限がある。このため
、特に、Ｋｕ帯以上の超高周波数で動作する本構造のＦ
ＥＴででは所要のゲート幅を確保するのが難しくなり、
従って高出力を得るのが困難になるという問題点があっ
た。
指標としてゲート幅＝ゲートフィンガ長Ｘゲート電極数
が用いられる）を出来るだけ大きくする必要があるが、
ゲートフィンガ長及び活性領域の幅（１２ｔ）に対して
は、前記制限があり、しかも、ソース電極の幅（（Ｑ、
）（第２図））は、パイ７ホールを安定かつ均一に形成
するために少くとも５０μｍ程度とる必要があることか
ら、配列されるゲート電極数にも制限がある。このため
、特に、Ｋｕ帯以上の超高周波数で動作する本構造のＦ
ＥＴででは所要のゲート幅を確保するのが難しくなり、
従って高出力を得るのが困難になるという問題点があっ
た。
本発明は上記問題点に鑑みてなされたもので、ゲート幅
を大きくし易くなり、従って高利得で高出力が得やすく
なる。
を大きくし易くなり、従って高利得で高出力が得やすく
なる。
（課題を解決するための手段）
この目的を達成するために、本発明では櫛の歯状のドレ
イン電極の開放端に対向してバイアホール構造のソース
電極を形成し、該ソース電極とドレイン電極開放端間の
活性領域上にもゲート電極を形成して、ドレイン電極を
囲む様にコの字状に形成されたゲート電極を備えた特徴
を有するものである。すなわち１本発明のＦＥＴは、半
絶縁性の半導体基板の裏面に形成された接地電極と、前
記半導体基板の表面に形成されたチャネルとなる活性領
域上に複数個で一方向に配列されたオーム性の矩形のド
レイン電極と、このドレイン電極同士を活性領域外の前
記半導体基板上にて櫛の歯状にかつ上記ドレイン電極の
開放端を活性領域端よりも内側になるように接続するド
レイン電極接続導体部と、前記ドレイン電極の両側に前
記半導体基板裏面の接地電極とバイアホールにより電気
的に接続して形成された第１のソース電極と、前記ドレ
イン電極開放端側の活性領域上に少くとも一部が形成さ
れバイアホールによって前記接地電極と電気的に接続し
て形成された第２のソース電極と、前記第１および第２
のソース電極とドレイン電極間にこのドレイン電極を囲
むように形成されたコの字状のゲート電極と、前記ゲー
ト電極同士を接続するゲート電極接続導体部とを具備し
てなる。
イン電極の開放端に対向してバイアホール構造のソース
電極を形成し、該ソース電極とドレイン電極開放端間の
活性領域上にもゲート電極を形成して、ドレイン電極を
囲む様にコの字状に形成されたゲート電極を備えた特徴
を有するものである。すなわち１本発明のＦＥＴは、半
絶縁性の半導体基板の裏面に形成された接地電極と、前
記半導体基板の表面に形成されたチャネルとなる活性領
域上に複数個で一方向に配列されたオーム性の矩形のド
レイン電極と、このドレイン電極同士を活性領域外の前
記半導体基板上にて櫛の歯状にかつ上記ドレイン電極の
開放端を活性領域端よりも内側になるように接続するド
レイン電極接続導体部と、前記ドレイン電極の両側に前
記半導体基板裏面の接地電極とバイアホールにより電気
的に接続して形成された第１のソース電極と、前記ドレ
イン電極開放端側の活性領域上に少くとも一部が形成さ
れバイアホールによって前記接地電極と電気的に接続し
て形成された第２のソース電極と、前記第１および第２
のソース電極とドレイン電極間にこのドレイン電極を囲
むように形成されたコの字状のゲート電極と、前記ゲー
ト電極同士を接続するゲート電極接続導体部とを具備し
てなる。
（作 用）
本構造では、従来、単にゲート電極同士を接続するため
の導体として用いた部分がゲート電極となるため、利得
を低下させずに、ゲート幅をより大きくすることができ
、より高出力なＧａＡｓ ＦＥＴを実現できる。
の導体として用いた部分がゲート電極となるため、利得
を低下させずに、ゲート幅をより大きくすることができ
、より高出力なＧａＡｓ ＦＥＴを実現できる。
（実施例）
以下１本発明の一実施例のＦＥＴにつき第１図を参照し
て説明する。なお、説明において従来と変わらない部分
については、図面に従来と同じ符号をつけて示し説明を
省略する。
て説明する。なお、説明において従来と変わらない部分
については、図面に従来と同じ符号をつけて示し説明を
省略する。
第１図でトレイン電極（１０４）の開放端に対向して、
バイアホール（２０）を備えた第２のソース電極（ｌＯ
）がその一部を活性領域（１２）上に設けられており、
前記第１のソース電極（１０３）及び前記第２のソース
電極（１０）とドレイン電極（１０４）の間にコの字状
のゲート電極（１５，２５）が設けられている。さらに
、該ゲート電極（１５，２５）同士を接続するためのゲ
ート電極接続導体部（３５）が設けられている。
バイアホール（２０）を備えた第２のソース電極（ｌＯ
）がその一部を活性領域（１２）上に設けられており、
前記第１のソース電極（１０３）及び前記第２のソース
電極（１０）とドレイン電極（１０４）の間にコの字状
のゲート電極（１５，２５）が設けられている。さらに
、該ゲート電極（１５，２５）同士を接続するためのゲ
ート電極接続導体部（３５）が設けられている。
上記構造により、ゲート電極の一部（２５）の幅（ｈ、
）の部分が新たに動作領域となり高出力化を図ることが
できる。しかも、ゲート給電点（最も近いゲート電極接
続導体部（３５）のゲート電極（１５゜２５）端）から
ゲート電極（１５）の開放端までの距離は従来の場合と
同じであるから、利得の低下は生じない。例えば、３０
ＧＩＩｚｆ２００ｍ１１級ＦＥＴではｎ、、 Ｈ４０μ
ｙａ、 Ｑにｆ″：８０μｍで、ゲート電極数は１０本
であるので、従来の構造のＦＥＴ （第２図）に対して
ゲート幅をｎ、ｌＩＸ ５ ：２００μＩ大きくするこ
とができ、ゲート幅が約２５％増大するので、出力を約
１ｄＢ大きくできる。
）の部分が新たに動作領域となり高出力化を図ることが
できる。しかも、ゲート給電点（最も近いゲート電極接
続導体部（３５）のゲート電極（１５゜２５）端）から
ゲート電極（１５）の開放端までの距離は従来の場合と
同じであるから、利得の低下は生じない。例えば、３０
ＧＩＩｚｆ２００ｍ１１級ＦＥＴではｎ、、 Ｈ４０μ
ｙａ、 Ｑにｆ″：８０μｍで、ゲート電極数は１０本
であるので、従来の構造のＦＥＴ （第２図）に対して
ゲート幅をｎ、ｌＩＸ ５ ：２００μＩ大きくするこ
とができ、ゲート幅が約２５％増大するので、出力を約
１ｄＢ大きくできる。
なお、ゲート電極接続導体部（３５）同士をさらに接続
する導体を形成しても良く、この様にするとボンディン
グワイヤを用いて外部回路と接続する際、ボンディング
ワイヤを固着し易くなり有利である。又、本実施例では
ＧａＡｓ ＦＥＴについて説明したが、他の半導体材料
例えばＳＬ、 ＩｎＰ等を用いたＦＥＴについても適用
できることは言うまでもない。
する導体を形成しても良く、この様にするとボンディン
グワイヤを用いて外部回路と接続する際、ボンディング
ワイヤを固着し易くなり有利である。又、本実施例では
ＧａＡｓ ＦＥＴについて説明したが、他の半導体材料
例えばＳＬ、 ＩｎＰ等を用いたＦＥＴについても適用
できることは言うまでもない。
さらに本ＦＥＴがその一部として形成されているモノリ
シック集積回路（ＭＭＩＣ）にも本発明は適用できる。
シック集積回路（ＭＭＩＣ）にも本発明は適用できる。
以上述べた様に１本発明によると、活性領域を有効に利
用できるために、集積化を図ることができ、特に超高周
波帯で、高利得、高出力の電界効果型半導体装置を得る
ことができる。
用できるために、集積化を図ることができ、特に超高周
波帯で、高利得、高出力の電界効果型半導体装置を得る
ことができる。
第１図は本発明の一実施例にかかるＧａＡｓ ＦＥＴの
上面図、第２図は従来例のＧａＡｓ ＦＥＴの上面図、
第３図は第２図のＡＡ線に沿う断面図である。 １０−−−−−−−−−−−−−−−−一部２のソース
電極２０、１１３−−−−−−−−−−−−バイアホー
ル１２．１０２ −−−一括性領域１５、２５．
１０５−−−−−−−−ゲート電極３５、１１５−−−
− ゲート電極接続導体部１０３−−−−−
ソース電極１０４ − ド
レイン電極１１４−−−−−−−−−−−−−−−−−
ドレイン電極接続導体部代理人 弁理士 大 胡 典
夫 第 第 図 図 第 図
上面図、第２図は従来例のＧａＡｓ ＦＥＴの上面図、
第３図は第２図のＡＡ線に沿う断面図である。 １０−−−−−−−−−−−−−−−−一部２のソース
電極２０、１１３−−−−−−−−−−−−バイアホー
ル１２．１０２ −−−一括性領域１５、２５．
１０５−−−−−−−−ゲート電極３５、１１５−−−
− ゲート電極接続導体部１０３−−−−−
ソース電極１０４ − ド
レイン電極１１４−−−−−−−−−−−−−−−−−
ドレイン電極接続導体部代理人 弁理士 大 胡 典
夫 第 第 図 図 第 図
Claims (1)
- 半絶縁性の半導体基板の裏面に形成された接地電極と、
前記半導体基板の表面に形成されたチャネルとなる活性
領域上に複数個で一方向に配列されたオーム性の矩形の
ドレイン電極と、このドレイン電極同士を活性領域外の
前記半導体基板上にて櫛の歯状にかつ上記ドレイン電極
の開放端を活性領域端よりも内側になるように接続する
ドレイン電極接続導体部と、前記ドレイン電極の両側に
前記半導体基板裏面の接地電極とバイアホールにより電
気的に接続して形成された第１のソース電極と、前記ド
レイン電極開放端側の活性領域上に少くとも一部が形成
されバイアホールによって前記接地電極と電気的に接続
して形成された第２のソース電極と、前記第１および第
２のソース電極とドレイン電極間にこのドレイン電極を
囲むように形成されたコの字状のゲート電極と、前記ゲ
ート電極同士を接続するゲート電極接続導体部とを具備
した電界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170197A JPH0220026A (ja) | 1988-07-08 | 1988-07-08 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170197A JPH0220026A (ja) | 1988-07-08 | 1988-07-08 | 電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0220026A true JPH0220026A (ja) | 1990-01-23 |
Family
ID=15900471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63170197A Pending JPH0220026A (ja) | 1988-07-08 | 1988-07-08 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0220026A (ja) |
-
1988
- 1988-07-08 JP JP63170197A patent/JPH0220026A/ja active Pending
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