JPH0220055A - 多層ｉｃパッケージ - Google Patents
多層ｉｃパッケージInfo
- Publication number
- JPH0220055A JPH0220055A JP88170136A JP17013688A JPH0220055A JP H0220055 A JPH0220055 A JP H0220055A JP 88170136 A JP88170136 A JP 88170136A JP 17013688 A JP17013688 A JP 17013688A JP H0220055 A JPH0220055 A JP H0220055A
- Authority
- JP
- Japan
- Prior art keywords
- board
- socket
- cover
- package
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＩＣパッケージを多層化したパッケージ構造
に関するものである。
に関するものである。
本発明は、複数のＩＣを多層構造にパッケージできる多
層化したパッケージ構造であって、これにより、Ｉｃの
入力ビツト数を８ビツトから１６ビツトあるいは８ビツ
トから２４ビツトへと容易にと７ト数を変更でき得るパ
ンケージに関するものである。
層化したパッケージ構造であって、これにより、Ｉｃの
入力ビツト数を８ビツトから１６ビツトあるいは８ビツ
トから２４ビツトへと容易にと７ト数を変更でき得るパ
ンケージに関するものである。
従来、パッケージを多層化する場合、セラミックなどで
第６図に示すように、Ｉ Ｃ１ｌ、１２をセラミックパ
ッケージ１３．１４に実装し、キャップ１５．１６をか
ぶせＩＣを封止するとともに上段のセラミックパッケー
ジ１３の外周部に取り付けられた、パッケージの厚み方
向に延長されたリードフレーム１７の足先端部１７ａを
下部のセラミックパッケージ１４のリードフレーム１８
の肩部１８ｂに係合させ、この保合部分をロウ付けある
いははんだ付けなどして、両者のパッケージを２層化し
ていた。
第６図に示すように、Ｉ Ｃ１ｌ、１２をセラミックパ
ッケージ１３．１４に実装し、キャップ１５．１６をか
ぶせＩＣを封止するとともに上段のセラミックパッケー
ジ１３の外周部に取り付けられた、パッケージの厚み方
向に延長されたリードフレーム１７の足先端部１７ａを
下部のセラミックパッケージ１４のリードフレーム１８
の肩部１８ｂに係合させ、この保合部分をロウ付けある
いははんだ付けなどして、両者のパッケージを２層化し
ていた。
しかし、このような従来の多層化パッケージの構造であ
ると、パフケージ全体が大型化してしまい使用上不便で
あった。すなわち、このようなパッケージを小型マイク
ロ基板に実装しようとすると、パンケージ自体が非常に
大きいので、デバイス全体が大きくなってしまう欠点が
あった。
ると、パフケージ全体が大型化してしまい使用上不便で
あった。すなわち、このようなパッケージを小型マイク
ロ基板に実装しようとすると、パンケージ自体が非常に
大きいので、デバイス全体が大きくなってしまう欠点が
あった。
従って、配線長（パッケージのリードフレームの長さな
ど）も長くなってしまって、ノイズなども乗り易く電気
特性上も不利益があった。
ど）も長くなってしまって、ノイズなども乗り易く電気
特性上も不利益があった。
本発明は、以上従来の欠点に着目し発明されたもので、
小型コンパクトに多層１ｃパツケージを得ることを目的
としている。
小型コンパクトに多層１ｃパツケージを得ることを目的
としている。
第１のＩＣが実装される第１の基板と、この第１の基板
の外周部に取り付けられる第１のリード端子と、第２の
ＩＣが実装される第２の基板と、この第２の基板の外周
部に取り付けられる第２のリードとより成り、前記第１
のリードは基板の厚み方向に延長され、第２のリードと
対応接触させて前記第２の基板を包囲するよう配置され
た多層ＩＣパッケージ。
の外周部に取り付けられる第１のリード端子と、第２の
ＩＣが実装される第２の基板と、この第２の基板の外周
部に取り付けられる第２のリードとより成り、前記第１
のリードは基板の厚み方向に延長され、第２のリードと
対応接触させて前記第２の基板を包囲するよう配置され
た多層ＩＣパッケージ。
すなわち、第１．第２の基板にそれぞれＩｃをワイヤー
ボンディングＯｒギヤングボンディングなどの接合手段
にて接合し、封脂封止材により、ＩＣ部、接合部分を封
止する。そして、これらの基板外周部分にたとえば断面
コ字形のリード端子を取り付けるとともに、片方の基板
のリード端子を延長させ、他方の基板のリード端子に対
応させながら、かつ接触するように寸法設定して、片方
のリード端子間に他方の基板を弾性的に包み込むあるい
は挟み込むことにより、両者を分解可能に一体的にする
ことができる多層パッケージが得られる。
ボンディングＯｒギヤングボンディングなどの接合手段
にて接合し、封脂封止材により、ＩＣ部、接合部分を封
止する。そして、これらの基板外周部分にたとえば断面
コ字形のリード端子を取り付けるとともに、片方の基板
のリード端子を延長させ、他方の基板のリード端子に対
応させながら、かつ接触するように寸法設定して、片方
のリード端子間に他方の基板を弾性的に包み込むあるい
は挟み込むことにより、両者を分解可能に一体的にする
ことができる多層パッケージが得られる。
以下、本発明を添付図面に示す一実施例に基づいて説明
する。
する。
まず、第１図において、この実施例は本発明に係わる多
層１ｃパッケージ２１．２２をパッケージ用ソケット３
１に収納する場合の例について説明したものである。
層１ｃパッケージ２１．２２をパッケージ用ソケット３
１に収納する場合の例について説明したものである。
本多層ＩＣパッケージ２１．２２は２層構造であって、
第１のＩＣが実装された第１の基板２１０と、この基板
２１０の外周部にはんだあるいは導電性接着剤などで取
り付けられた断面コ字形の挟み込み部４１ａを有するリ
ード端子４１と、第２のＩＣが実装された第２の基板２
２０と、この基板２２０の外周部に前記第１の基板２１
０と同様な接合手段により取り付けられた断面コ字形の
第２のリード端子５１とより構成されている。
第１のＩＣが実装された第１の基板２１０と、この基板
２１０の外周部にはんだあるいは導電性接着剤などで取
り付けられた断面コ字形の挟み込み部４１ａを有するリ
ード端子４１と、第２のＩＣが実装された第２の基板２
２０と、この基板２２０の外周部に前記第１の基板２１
０と同様な接合手段により取り付けられた断面コ字形の
第２のリード端子５１とより構成されている。
前記第１の基板２１０は方形に形成された、例えばガラ
スエポキシ樹脂基板であって、第３図に示すように、基
板中央部に凹部２１ａを形成し、この部分に例えば８ピ
ツ）４ＦＲＯＭＩＣ６１が実装されている。このＩ Ｃ
６１は基板２１０の上面に配置されたプリント配線のボ
ンディングパターンと、ＩＣ６１のポンディングパッド
６１ａ（第４図参照）との間にワイヤー６１ｂにより接
続がとられており、ＩＣ６１の出力、入力端子は、基板
２１０の外周部に設けられた、端子取り付は用パターン
２１ｃに導かれている。
スエポキシ樹脂基板であって、第３図に示すように、基
板中央部に凹部２１ａを形成し、この部分に例えば８ピ
ツ）４ＦＲＯＭＩＣ６１が実装されている。このＩ Ｃ
６１は基板２１０の上面に配置されたプリント配線のボ
ンディングパターンと、ＩＣ６１のポンディングパッド
６１ａ（第４図参照）との間にワイヤー６１ｂにより接
続がとられており、ＩＣ６１の出力、入力端子は、基板
２１０の外周部に設けられた、端子取り付は用パターン
２１ｃに導かれている。
すなわち、これらのパターン２１Ｃは、前記リード端子
４１の形状に対応しており、このリード端子４１の幅に
合わせてパターン２１Ｃの幅が決められている。そして
、前記リード端子４１の断面コ字形部を基板２１０の外
周部のパターン２１Ｃ部に挟み込むことにより、リード
端子４１を基板２１０に仮固定するとともに、前記パタ
ーン２１ｃにあらかしめ塗布されていたペーストはんだ
又は、はんだ槽の中に入れられて付着させたはんだを熱
を加えて溶かし、これによって、前記リード端子４１を
前記パターン２ＩＣにしっかりとばんだ４２で固定する
ようになっている。
４１の形状に対応しており、このリード端子４１の幅に
合わせてパターン２１Ｃの幅が決められている。そして
、前記リード端子４１の断面コ字形部を基板２１０の外
周部のパターン２１Ｃ部に挟み込むことにより、リード
端子４１を基板２１０に仮固定するとともに、前記パタ
ーン２１ｃにあらかしめ塗布されていたペーストはんだ
又は、はんだ槽の中に入れられて付着させたはんだを熱
を加えて溶かし、これによって、前記リード端子４１を
前記パターン２ＩＣにしっかりとばんだ４２で固定する
ようになっている。
また、前記第２の基板２２０はほぼ前記第１の基板２１
０の構成と同様であり、同じ部分は対応符号をもって説
明を間欠にする。この第２の基板２２０の場合、前記第
２のり−ド５１が、前記第１のり一ド４１と相違してお
り、前記第１のリード４１が基板２１０の厚み方向すな
わち、基板２１０の下面方向に延長されており、この延
長部２１ｄを有しているのに対し、この第２のリード５
１はこの延長部が無い点が違っている。また、前記第２
の基板２２０は前記第１の基板２１０よりリード４１の
厚み分だけ平面寸法が小さくなっている。
０の構成と同様であり、同じ部分は対応符号をもって説
明を間欠にする。この第２の基板２２０の場合、前記第
２のり−ド５１が、前記第１のり一ド４１と相違してお
り、前記第１のリード４１が基板２１０の厚み方向すな
わち、基板２１０の下面方向に延長されており、この延
長部２１ｄを有しているのに対し、この第２のリード５
１はこの延長部が無い点が違っている。また、前記第２
の基板２２０は前記第１の基板２１０よりリード４１の
厚み分だけ平面寸法が小さくなっている。
即ち、これらの第１．第２の基板２１０，２２０は組立
状態で第２図に示す断面図のようになる。この場合、第
１の基板２１０はこの基板の周囲に均等に等間隔に配置
された第１のり一ド４１に包囲されており、この第１の
り一ド４１の延長部２１ｄの中に第２の基板２２０の外
周部に設けられた第２のり一ド５１が、前記第１のり一
ド４１の内側面と接触させた状態でおさまるようになっ
ており、この状態でこれら第１．第２のリード４１．５
１は互いに一致して重なるようになっている。
状態で第２図に示す断面図のようになる。この場合、第
１の基板２１０はこの基板の周囲に均等に等間隔に配置
された第１のり一ド４１に包囲されており、この第１の
り一ド４１の延長部２１ｄの中に第２の基板２２０の外
周部に設けられた第２のり一ド５１が、前記第１のり一
ド４１の内側面と接触させた状態でおさまるようになっ
ており、この状態でこれら第１．第２のリード４１．５
１は互いに一致して重なるようになっている。
この場合、第１．第２の基板２１０，２２０のパターン
配線はそれぞれの基板において、共通端子（ＩＣ６１，
６２の共通出力端子または共通入力端子）は、ＩＣのパ
ッドから第１．第２のリード４１．５１まで配線が施さ
れているが、非共通端子（Ｉ Ｃ６１，６２それぞれ特
有の出、入力端子）については、それぞれのＩＣのパッ
ドからの配線はリード４１．５１が共通しないように、
例えば、ＩＣのバンドからの配線が基板２１０上におい
て、リード４１まで行われた場合にはその部分は、基板
２２０においてはリード５１は配線されないようになっ
ている。
配線はそれぞれの基板において、共通端子（ＩＣ６１，
６２の共通出力端子または共通入力端子）は、ＩＣのパ
ッドから第１．第２のリード４１．５１まで配線が施さ
れているが、非共通端子（Ｉ Ｃ６１，６２それぞれ特
有の出、入力端子）については、それぞれのＩＣのパッ
ドからの配線はリード４１．５１が共通しないように、
例えば、ＩＣのバンドからの配線が基板２１０上におい
て、リード４１まで行われた場合にはその部分は、基板
２２０においてはリード５１は配線されないようになっ
ている。
そして、例えば第１のＩＣ５１に書き込みがまたは、読
み出しが行われている時は、第２のＩＣ６２はチンプデ
ィスイネーブルされているようにし、上下のＩＣを時分
割的に駆動することにより、なるべ（Ｉｃの端子の共通
化をはかって、基板外周のリードを少なくするようにな
っている。
み出しが行われている時は、第２のＩＣ６２はチンプデ
ィスイネーブルされているようにし、上下のＩＣを時分
割的に駆動することにより、なるべ（Ｉｃの端子の共通
化をはかって、基板外周のリードを少なくするようにな
っている。
以上、本実施例のＩＣパッケージ２１．２２は、このよ
うにして組立られ、ソケット３１に収納される。
うにして組立られ、ソケット３１に収納される。
収納状態は第２図のようになる。すなわち、第１の基板
２１０のリード４１は、ソケット内周部に弾性的に突出
したバネ片３２のバネ力に抗して、押入れられ、弾性的
に挟持される。
２１０のリード４１は、ソケット内周部に弾性的に突出
したバネ片３２のバネ力に抗して、押入れられ、弾性的
に挟持される。
これによって、前記ＩＣパッケージ２１ 、２２は、ソ
ケット内四方に一連に設けられた内方に突出する前記バ
ネ片３２によりほぼ均等に挟持され、ソケッ）３１内に
収納される。この状態で、前記第１のリード４１のリー
ド先端部２１６は矢印入方向に押圧されるため、前記第
２のり一ド５１との接触圧が高められて、接触抵抗を弱
め電気的導通を確実なものとすることができる。
ケット内四方に一連に設けられた内方に突出する前記バ
ネ片３２によりほぼ均等に挟持され、ソケッ）３１内に
収納される。この状態で、前記第１のリード４１のリー
ド先端部２１６は矢印入方向に押圧されるため、前記第
２のり一ド５１との接触圧が高められて、接触抵抗を弱
め電気的導通を確実なものとすることができる。
なおこの場合、第１．第２の基板４１．５１の間隔保持
のためのスペーサとしては、符号７１に示した円筒状の
ねじピンを使用するとよい。このねしピン７１は、ねじ
？２ａ、７１ｂにより基板２１０，２２０に取り付けら
れており、これにより基板間隙間Ｂがねしピン７１によ
って決まるようになっている。この場合、スペーサーの
ためだけにねしピン７１が使用されるようにしたい場合
は、片方のねじ７２ｂを省略し、画筆１．第２の基板２
１０．２２０が常に自由に分解組立ができるようにする
こともできる。一般に、第１．第２の基板２１０，２２
０の第１．第２のリード４１．５１外周寸法が精度よく
作られている場合は、第２の基板２２０がしっくりと第
１基板２１０のリード４１内に収納されることができ、
あえて２つねじＴ２ａ、７２ｂを使って、第１．第２の
基板２１０゜２２０を強固に結合する必要はない、特に
ＩＣがＥＦＲＯＭの場合など、前記封止剤は透明な紫外
線遭遇可能なものとし、第１．第２の基板２１０，２２
０を容易に分解できる方が良いので片側基板を第５図（
リード端子の数は少なく書かれている。）のようにする
とよい、又、ねじピン７１を用いず、第１、第２のリー
ド４１．５１同士をＣ部分で接触させて基板間同士の隙
間を設けるようにしてもよい。
のためのスペーサとしては、符号７１に示した円筒状の
ねじピンを使用するとよい。このねしピン７１は、ねじ
？２ａ、７１ｂにより基板２１０，２２０に取り付けら
れており、これにより基板間隙間Ｂがねしピン７１によ
って決まるようになっている。この場合、スペーサーの
ためだけにねしピン７１が使用されるようにしたい場合
は、片方のねじ７２ｂを省略し、画筆１．第２の基板２
１０．２２０が常に自由に分解組立ができるようにする
こともできる。一般に、第１．第２の基板２１０，２２
０の第１．第２のリード４１．５１外周寸法が精度よく
作られている場合は、第２の基板２２０がしっくりと第
１基板２１０のリード４１内に収納されることができ、
あえて２つねじＴ２ａ、７２ｂを使って、第１．第２の
基板２１０゜２２０を強固に結合する必要はない、特に
ＩＣがＥＦＲＯＭの場合など、前記封止剤は透明な紫外
線遭遇可能なものとし、第１．第２の基板２１０，２２
０を容易に分解できる方が良いので片側基板を第５図（
リード端子の数は少なく書かれている。）のようにする
とよい、又、ねじピン７１を用いず、第１、第２のリー
ド４１．５１同士をＣ部分で接触させて基板間同士の隙
間を設けるようにしてもよい。
このように、本発明ＩＣパンケージをソケット３１に収
納した状態において、第２図に示すように、板状のふた
体８１が第１の基板２１０．２２０上にかぶせられる。
納した状態において、第２図に示すように、板状のふた
体８１が第１の基板２１０．２２０上にかぶせられる。
この場合、ふた体８１は基板２１０，２２０上面の封止
剤と当たらないようにするために、凹部８１ａが設けら
れており、これによって、ソケットが閉じられる。この
状態でふた体８１の下面は、リード４１上面と当接して
おり、ふた体８１上面は、ソケット３１の上部端面とほ
ぼ面一になる。
剤と当たらないようにするために、凹部８１ａが設けら
れており、これによって、ソケットが閉じられる。この
状態でふた体８１の下面は、リード４１上面と当接して
おり、ふた体８１上面は、ソケット３１の上部端面とほ
ぼ面一になる。
この状態において、更に、第１図に示すようにソケット
３１の外周下面、コーナ部に設けた切欠部３３に、金属
板によって形成された外ふた体９１のコーナ部に設けた
腕９１ａ、９１ｂの先端り字形部分９２をひっかけるこ
とによって、外ふた体９１を前記ふた体８１の上面に覆
いかぶせる。
３１の外周下面、コーナ部に設けた切欠部３３に、金属
板によって形成された外ふた体９１のコーナ部に設けた
腕９１ａ、９１ｂの先端り字形部分９２をひっかけるこ
とによって、外ふた体９１を前記ふた体８１の上面に覆
いかぶせる。
この状態において、外ふた体９１に設けられた下方に曲
がる一対のばね片９３．９３により、前記ふた体８１お
よびパッケージ２１．２２は下方に所定のバネ力で押圧
され、ソケット３１内に安定した状態に収納されること
となる。
がる一対のばね片９３．９３により、前記ふた体８１お
よびパッケージ２１．２２は下方に所定のバネ力で押圧
され、ソケット３１内に安定した状態に収納されること
となる。
なお、以上本発明の実施例においては、２１１Ｃパンケ
ージの例を示したが、２層に限ることなく、同じ考え方
によって前記第１の基板２１０の上に、更に第１の基板
２１０よりリード４分大きめの第３の基板を設けて、第
１の基板２１０と同様なリードを付けることにより、こ
の第３の基板を更に、第１の基板２１０の上に重ね、３
層パッケージとすることができることは勿論であり、同
様な考えに従って、４層、５層と重ねることにより多重
なパッケージを得ることが可能なことは勿論である。
ージの例を示したが、２層に限ることなく、同じ考え方
によって前記第１の基板２１０の上に、更に第１の基板
２１０よりリード４分大きめの第３の基板を設けて、第
１の基板２１０と同様なリードを付けることにより、こ
の第３の基板を更に、第１の基板２１０の上に重ね、３
層パッケージとすることができることは勿論であり、同
様な考えに従って、４層、５層と重ねることにより多重
なパッケージを得ることが可能なことは勿論である。
また、基板はセラミックでもよい、またＩＣモールド樹
脂は不透明でもかまわない。
脂は不透明でもかまわない。
以上本発明の構成によれば、第１の基板２１０の外周に
設けられたリード４１内に第２の基板２２０を収納する
構造にしたので構造的に小型化でき、ソケット内に収納
可能なコンパクトな多層パッケージを得ることができる
。これによって、多層パフケージは、ソケットを介して
コンパクトに実装基板にアセンブルすることが可能とな
る。
設けられたリード４１内に第２の基板２２０を収納する
構造にしたので構造的に小型化でき、ソケット内に収納
可能なコンパクトな多層パッケージを得ることができる
。これによって、多層パフケージは、ソケットを介して
コンパクトに実装基板にアセンブルすることが可能とな
る。
また、ｒｃから外部端子までの配線長さを短くすること
ができるので、外部ノイズの影響を受けに（いパッケー
ジを得ることができる。
ができるので、外部ノイズの影響を受けに（いパッケー
ジを得ることができる。
更に、ガラエボ基板などのように安価な基板とすること
ができるので製造コストが安い。
ができるので製造コストが安い。
また、ＣＰＵ支援ツールの１つであるビギーバソケージ
などのパッケージ部分に収納されるＩＣを多層にして、
ビット数を既存のＩＣを用いてその倍のビットにするよ
うな場合も極めて使用が容易であり、その効果は大きい
。
などのパッケージ部分に収納されるＩＣを多層にして、
ビット数を既存のＩＣを用いてその倍のビットにするよ
うな場合も極めて使用が容易であり、その効果は大きい
。
第１図〜第５図は本発明の一実施例を示すものである。
第１図は斜視図、第２図は部分組立断面図、第３図はパ
ンケージ部の組立断面図、第４図はパッケージをソケッ
トに組み込んだ状態の部分（１／４）平面図、第５図は
他の第１のパッケージの例を示すパフケージの斜視図、
第６図は従来の例を示すセラミックパッケージの組立断
面図である。 ２１・ ２２・ ４１・ ５１・ ６１・ ６２・ 第１のパッケージ 第２のパッケージ 第１のリード 第２のリード 第１のＩＣ 第２のＩＣ 第１の基板 第２の基板 以上 出願人 セイコー電子工業株式会社
ンケージ部の組立断面図、第４図はパッケージをソケッ
トに組み込んだ状態の部分（１／４）平面図、第５図は
他の第１のパッケージの例を示すパフケージの斜視図、
第６図は従来の例を示すセラミックパッケージの組立断
面図である。 ２１・ ２２・ ４１・ ５１・ ６１・ ６２・ 第１のパッケージ 第２のパッケージ 第１のリード 第２のリード 第１のＩＣ 第２のＩＣ 第１の基板 第２の基板 以上 出願人 セイコー電子工業株式会社
Claims (1)
- 第１のＩＣが実装される第１の基板と、この第１の基板
の外周部に取り付けられる第１のリード端子と、第２の
ＩＣが実装される第２の基板と、この第２の基板の外周
部に取り付けられる第２のリードとより成り、前記第１
のリードは基板の厚み方向に延長され、第２のリードと
対応接触させて前記第２の基板を包囲するよう配置され
た多層ＩＣパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170136A JPH0666410B2 (ja) | 1988-07-07 | 1988-07-07 | 多層ｉｃパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170136A JPH0666410B2 (ja) | 1988-07-07 | 1988-07-07 | 多層ｉｃパッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0220055A true JPH0220055A (ja) | 1990-01-23 |
| JPH0666410B2 JPH0666410B2 (ja) | 1994-08-24 |
Family
ID=15899328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63170136A Expired - Lifetime JPH0666410B2 (ja) | 1988-07-07 | 1988-07-07 | 多層ｉｃパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666410B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002007220A1 (en) | 2000-07-19 | 2002-01-24 | Shindo Company, Ltd. | Semiconductor device |
| JP2005210673A (ja) * | 2003-12-25 | 2005-08-04 | Kyocera Corp | 表面実装型水晶発振器 |
| JP2005244641A (ja) * | 2004-02-26 | 2005-09-08 | Kyocera Corp | 温度補償型水晶発振器 |
| JP2005244920A (ja) * | 2004-01-29 | 2005-09-08 | Kyocera Corp | 温度補償型水晶発振器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6352498A (ja) * | 1986-08-22 | 1988-03-05 | 株式会社日立製作所 | 電子装置 |
-
1988
- 1988-07-07 JP JP63170136A patent/JPH0666410B2/ja not_active Expired - Lifetime
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666410B2 (ja) | 1994-08-24 |
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