JPH02201547A

JPH02201547A - テスト装置のバッファ回路手段、キャリブレート配置および方法

Info

Publication number: JPH02201547A
Application number: JP1304516A
Authority: JP
Inventors: Thomas P Locke; トーマス・ピィ・ロック
Original assignee: John Fluke Manufacturing Co Inc
Current assignee: Fluke Corp
Priority date: 1988-11-23
Filing date: 1989-11-22
Publication date: 1990-08-09
Also published as: CN1043020A; EP0370927A3; EP0370927A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

技術分野この発明は、−射的にはマイクロプロセッサベースの電
子システムのテストおよび障害追跡に関し、かつより特
定的には、メモリエミュレーション技術を用いるマイク
ロプロセッサベースの電子システムの核のテストおよび
障害追跡に関する。発明の背景消費者用および産業用製品の両方における複雑なマイク
ロプロセッサベースシステムの幅広い利用とともに、回
路の、特にそのようなシステムの核の、故障テストおよ
び診断の自動化が極めて望ましくなった。そのようなシ
ステムの咳は、マイクロプロセッサ（μＰ）それ自身、
およびマイクロプロセッサが正確に機能するために正確
に相互作用することが必要である関連のエレメント、具
体的にはメモリ、クロック、アドレスバスおよびデータ
バスに関連するということが当該技術においてよく理解
されている。テスト装置によって核のエレメントがエミ
ュレートされる、いわゆるエミュレーティブテスタが機
能テストに関して一般的となったが、それはそれらが、
核が最小にさえ動作しない場合でも核の詳細な診断を可
能とするからである。エミュレーティブテスタの１つの型は、ケイ・ニス・パ
ースカー（Ｋ、Ｓ、Ｂｂａｓｋａｒ）などに発行されか
つジョン拳フルーク・マニュファクチャリング・カンパ
ニー・インコーホレーテッド（Ｊｏｈｎ　　Ｆｌｕｋｅ
　　Ｍｆｇ、　　Ｃｏ、。Ｉｎｃ、）に論理された、米国特許第４．４５５゜６５
４号において説明されたテスタによって例示される、マ
イクロプロセッサエミュレータである。そのシステムにおいては、ＵＵＴ　　μＰを除去しかつ
テストシステムをＵＵＴのμＰソケットを介して接続す
ることによってＵＵＴへの接続がなされる。別の型のエミュレーテイブテスタはＲＯＭ　（またはメ
モリ）エミュレータである。ＲＯＭはＵＵＴデータおよ
びアドレスバスと直接交信し、かつＲＯＭソケットのピ
ン構成は比較的簡単であるので、ＲＯＭエミュレーショ
ンは望ましいと考えられる。ＲＯＭエミュレータはμＰ
のソフトウェア設＝１および動作検証における利用につ
いてよく知られているけれども、故障検出および診断の
ためにはごく最近用いられるようになったばかりであり
、なぜならばテスト装置をそれが受取るテスト結果と同
期させるために、典型的には同期信号が利用できないら
である。１９８８年２月１９［１に出願された、エム・
エイチ・スコツト（Ｍ、　Ｈ。５ｃｏｔｔ）などの、米国特許出願第０７／１５８．２
２３号、「マイクロプロセッサベースの′電子システム
のテストおよび障害追跡のためのメモリエミュレーショ
ンの方法およびシステムＪ　　（ＭＥＭＯ１？Ｙ　ＥＭ
ＵＬＡＴＩＯＮ　ＭＥＴＩＩＯＤ　ＡＮＤ　ＳＹＳＴＥ
Ｍ　ＰＯＲＴＥＳＴＩＮＧＡＮＤ　ＴＲ０ＵＢＬＥＳＩ
１００ＴＩＮＣＭＩＣＲＯＰＩ？０ＣＥＳＳＯＲ−ＢＡ
ＳＥＤ　Ｅｌ、。ｌＥＣＴ１？０ＮＩＣＳＹＳＴＥＭＳ）において、この
問題の解決法か開示され、かつここに引用によって十分
に援用される。そのテストシステムは、μＰベースのメ
インフレームおよびインフッエースボツド（ｐ。ｄ）を含み、それはまたμＰとＵＵＴのメモリソケット
との両方に接続されるμＰベースのシステムを同様に含
む。インタフェースボッドは、興味のあるバスサイクル
の間に微細分解能同期信号パルスを供給するためにＵＵ
Ｔ　　μＰに接続される特別な論理回路を含み、それは
先行技術のμＰエミュレーシジンによって提供されるそ
れと同じぐらい効果的である十分な障害追跡故障分離を
提供し、なぜならばμＰから抽出された高分解能同期パ
ルスはメモリソケットでアドレスおよびデータバスから
モニタされる信号を分離しかつ評価するために、μＰ接
続からであるのと同じ容易さで用いられることができる
からである。また、その出願において開示されたように
、ＲＯＭエミュレーションはメモリエミュレーション（
たとえば、いずれのメモリまたはメモリの一部のエミュ
レーション）に−膜化してもよく、なぜならばμＰベー
スのシステムにおける傾向は、ＲＡＭを増やし、一方Ｒ
ＯＭを減らし、さらにＲＡＭで代替とすることによって
ＲＯＭを完全に除去することであるからである。それゆ
え、まだ生産されてはいないが、それにもかかわらず、
電子マイクロプロセッヂベースシステムアーキテクチャ
における現在の傾向に照らして予期できるシステムをテ
ストするように、適切にテストシステムが一般化されな
ければならない。テストまたは診断装置のいずれのものにおいても、かつ
、たしかに、最も複雑なまたはデータ処理電子装置にお
いて、自己テスト能力を備えることが必要であるという
ことが当技術において長い間認められてきた。この必要
性は特に、μＰベースのシステムのための診断装置にお
いて感じられ、なぜならばテストされている装置はＵＵ
Ｔへの適切でない信号の印加によってテストの間に損傷
を受けやすいからであり、かつまたなぜならば障害テス
ト装置は機能的（ｆｕｎｃｔｉｏｎａｌ）　ＵＵＴを故
障として報告するかもしれず、不必要な修復を行なおう
として不必要なダウン時間および損失時間に起因するか
なりの損失をもたらすからである。しかしながら、テス
ト装置がより複雑になるにつれて、テスト装置の複雑さ
およびコストをテストされる装置の価値に比べて完全に
不均衡にすることないか、十分な自己テスト能力を備え
ることはしばしば実際的でないかまたは不可能になった
。テストおよび診断装置の、別の長い間認識されてきた必
要性は、テスト装置によって捕捉されたテスト結果を適
切に評価するための自己キャリブレーションのための能
力である。複雑な電気仕様および内部処理技術を有する
μＰのより多い型およびより新しい世代が様々なシステ
ムにおいて市場に達するにつれて、ＵＵＴ内の特定のμ
Ｐを適合させるためにμＰを識別することおよびテスト
装置の再キャリブレーションにおけるオペレータによっ
て使われる時間が、テストを行なう全体のコストの中で
益々より著しくなった。類似して、そのような機能を行
なうためのオペレータの技術の必要なレベルが、対応し
て増加し、かつそのようなテスト装置に対する市場を潜
在的に制限する。 μＰエミュレーションに比較してのメモリエミュレーシ
ョンの比較的な弱さは、非機能的またはマージン的に機
能的な核をテストするとき、メモリからのデータ続出が
実際にデータバスを介してμＰに達したかどうかを決め
得ることが所望であることであると、また理解された。たとえば、μＰのリセットの後、データがブートメモリ
スペース内の第１の位置から読出され、かつデータバス
上に置かれるであろう。前もって、メモリエミュレーシ
ョンで、μＰによるそのデータの受取りは、μＰがその
データをアドレスバス上に置く能力に依存し、その動作
は多くの状態、たとえばμＰＨ０ＬＤまたはｌＮＴＲ線
上の不適切な信号、非動作的μＰ１データバス上の故障
など、によって妨げられ得る。テスト手順の可能な限り
多くを自動化することが望ましいので、同様に非機能的
またはマージン的に機能的な核の状態のもとてのテスト
手順をもオートメーション化することが望ましい。さらに、装置の特定のものでテストを行なうコストの問
題および便利さおよびユーザの信頼の問題の両方として
、動作の速度はいかなるテスト機器についても重要な特
性であり、かつ増加されたデータ収集速度が望ましい。ポルストラ（ＰｏｌｓＬｒａ）などによる、上記で述べ
られた同時係属中の出願、［マイクロプロセッサベース
のシステムの診断を自動化するための核テストインター
フェイスおよび方法（ＫＥＲＮＥＬ　ＴＩＥＳＴＩＮＧ
　ＩＮＴＰ、ＲＰＡｃＰ　ＡＮＤ　ＭＥＴＩＩＯＤ　ｒ
’ＯＲＡＵＴＯＭＡＴＩＮＣＤＩＡＧＮＯ３ＴＩＣ３Ｏ
Ｆ　ＭＩＣＲＯＰＲＯＣＥＳＳＯＲ−ｎＡｓＥＤ　ＳＹ
ＳＴＣＭＳ）　Ｊにおいて開示されたように（それはこ
こに引用により援用される）、高度にオートメーション
化されたテストおよび診断システムが提供され、そこに
おいてこの発明によって提０（される自己テスト能力、
よす速いパフォーマンスおよび動作性のよりさらに低い
レベルにおいて核をテストする能力は特定的な価値のも
のである。発明の目的それゆえ、この発明の目的は、テストシステムのすべて
の主要機能的エレメントのための自己テスト能力を提供
する、テストおよび診断装置に対する向上を提供するこ
とである。この発明の別の目的は、テストされるべきμＰベースの
システム内に非常に様々なμＰを適合させるために自動
キャリブレーションを提供する、テストおよび診断装置
に対する向上を提供することである。この発明の別の目的は、非機能的なおよびマージン的に
機能的なシステムの核の改良された診断を提供する、テ
ストおよび診断装置に対する向上を提供することである
。この発明のさらに別の目的は、データ捕捉およびテスト
性能の改良された速度を提供する、テストおよび診断装
置に対する向上を提供することである。この発明の特定的な目的は、Ｊ、ポルストラ、Ｍ、ス：
７ｙトおよびＢ、ホワイト（Ｂ、　Ｗｈｉｔｅ）（ポル
ストラなど）による、上記で述べられた同時係属中の出
願、「マイクロプロセッサベースのシステムの診断を自
動化するための核テストインターフェイスおよび方法」
に開示された方法および装置の上記で列挙された向上を
提供することである。発明の開示この発明は、メモリエミュレーションによってマイクロ
プロセッサを含む（亥をＨするマイクロプロセッサベー
スのシステムをテストするための装置に関し、それは、
前記マイクロプロセッサの入力で少なくとも１つのデー
タバス線に結合されたゲートされた（ｇａｔｅｄ　）デ
ータバッファと、前８己マイクロプロセツサの少なくと
も１つの外部接続に結合されたゲートされた状態バッフ
ァ手段とを含み、それは前記マイクロプロセッサの動作
的状聾を示す信号を搬送し、さらに、前記マ・ｒクロプ
ロセッサの外部接続上の信号に応答して両方のゲートさ
れたバッファによる信号の受入れを制御するために同期
信号を発生するための同期信号発生器を含む。この組合
わせの構成は、μＰの低い動作的レベルおよび非動作的
核の改良された核診断能力、自己テスト能力、自己キャ
リブレーションおよび改良された信号捕捉の速度を堤洪
する。この発明はまた、メモリエミュレーションによるマイク
ロプロセッサおよびデータバスを含む核を有するマイク
ロプロセッサベースのシステムのためのテスト装置をキ
ャリプレートするための装置を含み、それは、エミュレ
ーションメモリ内に予め定められたビットパターンをス
トアするための装置と、データバス上に予め定められた
ビットパターンを置くことをマイクロプロセッサがコマ
ンドすることを引き起こすためのリセットオーバドライ
ブ回路と、ＲＥＡＤ動作に続いてかつ前記データバス上
に予め定められたビットパターンが現われるのに先立っ
て、マイクロプロセッサのバス周期をカウントするだめ
の手段とを含む。同期回路が、カウントされたバス周期
の数と等しいバス周期の数だけ、各マイクロプロセッサ
コマンドの後に、同期信号を発生する。この発明はまた、エミュレーションによってマイクロプ
ロセッサおよびデータバスを含む核を有するマイクロプ
ロセッサベースのシステムのためのテスト装置をキャリ
プレートするための方法をも含み、予め定められたビッ
トパターンをエミュレーションメモリ内にストアするス
テップと、マイクロプロセッサが予め定められたビット
パターンをデータバス上へ置くことをコマンドすること
を引き起こすステップと、ＲＥ　Ａ　Ｉ）動作に続い−
Ｃかつ予め定められたビットパターンのデータノ（ス上
の出現に先立ってマイクロプロセッサのバス周期をカウ
ントするステップと、さらに、各マイクロプロセッサコ
マンドの後にカウントされた）くス周期の数に等しいバ
ス周期の数だけ同期信号を発ｌｌ−するステップとを含
む。この発明はさらに、自己テスト回路手段を含み、それは
、ゲートされたデータバッファ回路手段およびゲートさ
れた状態バッファ回路手段を含み、さらに同期モジュー
ルおよびメモリモジュールを前記装置の入力／出力ポー
トに接続してテスト装置が同期モジュールを含むすべて
のそれのエレメントを自己テストすることを可能とする
自己テストコネクタ手段を含む。この発明のこれらおよび他の目的は、添付の図面を参照
して以下のこの発明の詳細な説明から当業者には明らか
となるであろう。この発明を実施する最良のモード概要この発明の概要として、第１図を参照すると、ＵＵＴ１
４に接続されたテスト装置は、メインフレームプロセッ
サ１０を含み、それはコンパクトなハウジング内に配置
されかつキーボード２０゜プローブ３２およびデイスプ
レィ２２、インフッ二一スポッド１２、同期モジュール
アダプタ１５０およびＵＵＴ１４のメモリ構成に依存し
て少なくとも１つのメモリモジュール１００（２つが示
される）を含む同期モジュール１５０を含む。メモリモ
ジュール（単数または複数）は多重導体ケーブル９２お
よびＵＵＴメモリソケット７２に対応するプラグによっ
てＵＵＴに接続する。第２図は第１図において示される
システムの相互接続を略図的に示し、複数個のハウジン
グ内の装置の好ましい配列を示す。システムの素子の特
定の明確な表示が、オペレータの便宜のために好ましく
示されるが、示されるよりもより多いまたはより少ない
素子にパッケージされ得ることを理解するべきである。たとえば、ボッドはメインフレームと同じハウジング内
に全体が含まれ得る。第２図において、メモリモジュー
ルはＵＵＴメモリのために電気的に代用され、それは物
理的起き換えかまたはＵＵＴメモリを不能化する下での
並列接続によってであり、同期モジュールがＵＵＴ回路
内の適所に残されるμＰに接続されることもまた注目さ
れる。この発明の２つの特徴を含むことは第３図に示され、特
定的には、それはく上記援用されたマイクロプロセッサ
ベースのシステムの診断を自動化するための核テストイ
ンターフェイスおよび方法」において開示された装置に
比べて）、同期モジュール１５０内に付加的なバッファ
２２０を含むことである。実際これらの付加的なバッフ
ァは同期モジュール内に既に存在する他の態様で用いら
れないバッファであってもよい。いずれの場合において
も、付加的なバッファは、この発明に従って、コネクタ
９４を介してＵＵＴ　　μＰのデータバスピンに接続さ
れ、それは好ましくはリボンケーブルであるが、第３図
の１４０で示されるリセット、同期、クロックおよび強
制ピン接続に類似のフライングリードであってもよい。この発明に従えば、ゲートされたバッファが２１４での
ポットへのデータ入力および２１６でのボッドへの状態
入力のために提供され、それらはケーブル９０を経て同
期モジュールから供給される。手順に第４図を参照すると、自己テストアダプタ４００
の接続が保護回路４０３、同期モジュールコネクタ４０
２およびメモリモジュールソケット４０１を含むという
この発明の付加的な特徴が示される。システムの自己テ
ストを行なうために、メモリおよび同期モジュールがＵ
ＵＴよりも自己テストアダプタに接続されるであろう。詳細な説明上記のこの発明の短い概要を念頭に置いて、システムの
動作が、この発明を構成する向上部の動作を理解するた
めの背景として再検討されるであろう。テストシステムは、バステストプリミティブ、データ刺
激プリミティブおよびアドレス刺激プリミティブを含む
複数個の新規の手順を含み、それは個々に下記に要約さ
れるであろう。これらのプリミティブの各々はμＰベー
スのシステムの核の特定の部分をテストするためのユー
ティリティを何し、かつこの発明に従うシーケンスで利
用されるとき、これまで利用されてきたよりも、より速
い速度でかつより大きなオペレータの便利さを伴ってよ
り高い程度の自動化されたテストおよび診断を６１能と
する。バステストプリミティブがテスト装置のメインフレーム
内のプログラムによって実行される。バステストプリミ
ティブの主要機能は、μＰが核内で基本的な読出および
台込動作を行なうことができるかどうかを決めることで
ありかつ単一の読出しおよび書込みだけで成ることがで
きる。もし成功であれば、μＰが少なくともメモリ、こ
の場合はエミュレーションメモリにアクセスすることが
でき、データバスを介してビットパターンを受取りかつ
そのビットパターンをアドレスバス上に置き、そこでそ
れがボッドによって受取られかつ七二りされることがで
きるということが知られるであろう。しかしながら、テ
スト装置がシグネチャの発生によってデータおよびアド
レスバスの診断を行なうので、好ましい実施例において
、バステストプリミティブは、ブートメモリに対応する
データおよびアドレスバスの部分を動作させる（ｅＸｃ
ｒｃｌｓｃ）ように設計されたプログラムとして実現さ
れる。単一の動作または動作のシーケンスとして実現さ
れても、バステストプリミティブがデータおよびアドレ
スバスを含む線について、またはこれらの線またはそれ
らの線の一部分上に置かれることができるビットの組合
わせに関してさえも徹底的（ｅｘｌ＋ａｕｓＬｉｖｅ）
ではなく、かつこうして前進／非前進（ｇｏ／ｎｏｇｏ
）テストとして迅速に機能できることが重要である。十分にテストするよりもむしろ、検証（ｖｅｒｌｆ’ｙ
）することによって、バス線のグループ、他のプリミテ
ィブの機能性および結果の報告およびチップ選択線から
の結果を得ることが容易にされ、述べられたブートスト
ラップ技術を維持し、そこにおいて手続が動作的構成の
最も小さな部分上で行なわれかつそれからモニタされ、
それはテスト手順においてその点でテストまたは検証さ
れた。ユーザの見地から見れば、ブローピング（ｐｒｏ
ｂｉｎｇ　）がバステストのために必要でないことが重
要である。データ刺激プリミティブは、バステストプリミティブよ
りもμＰの動作性のより低いレベルで実現され、特定的
には、μＰを繰返してリセットすることによってであり
、その機能はバステストプリミティブの実行に先立って
テス！・されているであろう。リセットで、μＰがブー
トメモリ内の第１の１立置にアクセスし、かつそこにス
トアされたビットパターンを検索する。データ刺激はプ
ログラムではないが、しかし谷リセットごとにブートメ
モリの第１の位置内のビットパターンを変更することに
よって実行される。この機能はいわゆるベクトル化され
たリセットおよびエグゼキュート・オン・リセット型の
マイクロプロセッサの両方に対して共通であることに注
１］することが重要である。いずれの型のμＰでも、メ
モリから検索されたビットパターンがデータバスで通信
されかつアドレスバス上に現われるであろう。リセット
の間に、ブートメモリの第１の位置の初期読出の間にμ
Ｐによって同期パルスが発生され、それは同期モジュー
ルによって捕捉され、ボッドへ通信され、かつデータバ
ス線シグネチャを収集するためのブローピングによって
、または好ましくはテストよりもむ

【２ろデータバスの
検証のいずれかによって、データバス上に現われる信号
を評価するために用いられる。チップ選択線をモニタす
る一方で、ビットパターンの徹底的なデータ刺激シーケ
ンスを用いるバステストに類似の手続によってこれがな
される。データ刺激シーケンスは、一連の本質的に任意
のパターンからなるという意味において徹底的であり、
それにもがかわらず、それらは特有のシグネチャがデー
タバスの各線上に発生されるであろうように選択される
。バステストプリミティブの説明でメモリブートスペー
スに対し。で言及されたように、チップ選択線（それはアドレスバ
ス上の高位ビットの論理関数である）が、ブートスペー
ス位置を介して循環するときもし、１、つまたはそれ以
上の高位ビットがｒ期されるようにＯでないときのみ、
誤りを反映し、かつもし１つまたはそれ以上の高位バス
線が接地に連結されていてさえ、前進／非前進テストが
通過させられるであろう。同じように、ｒ期されるよう
なチップ選択信号の存在または不存在が、データ刺激シ
ーケンスを行なう間に、高位線の】つがラッチされるか
どうかを反映するであろう（たとえば、接地に短絡され
る）。もしこのテストが通過させられると、データバス
の線が別のデータバス線に結ばれた、結線欠陥のみか、
残るであろう。これはブローピングまたは、好ましくは
アドレスバスのテストの後に自動診断によって後に診断
されることができ、それはデータバスの検証によって可
能とされた。データバスの検証の後、アドレスバスのテストがデータ
刺激プリミティブに対してと同じ刺激シーケンスを用い
て行なわれてもよい。しかしながら、これらのビットパ
ターンを用いて読出／書込命令のプログラムされたシー
ケンスを行なうこと、およびプローブでか、または好ま
しくは、それからラッチされたまたは結ばれた線が推論
される分析（ａｎａｌｙｓｉｓ）メモリ内でかのいずれ
かでシグネチャを収集することによって、これはなされ
る。上記で指摘されたように、アドレス線の徹底的なテスト
が刺激シーケンスにおいて限られた数のビットパターン
のみを用いて行なわれてもよい。旦アドレスバス線がこうして十分に診断されると、デー
タ線の十分な診断が可能であろうし、なぜならばデータ
バス線上に現われるいかなる欠陥もまたアドレスバス線
上に反映されるであろうからである。アドレスバス線が
十分に診断されたので、気付かれるいかなる障害も特定
のバスへ分離されるであろう。エグゼ午ユ、−ト・オン
・リセットプロセッサに対して、アドレス刺激プリミテ
ィブを行なうためのプログラムが単一の命令であり得る
ことを言及することが役に立つ。ベクトル化されたリセ
ットプロセッサに対して、それは第１の命令のアドレス
に対するブート位置アドレスを調べるが、アドレス刺激
プリミティブは典型的には全く命令を必要とせず、所望
のビットパターンがリセットベクトル位置でエミュレー
ションメモリ内に単に置かれる。全体のシステムおよび方法の状況において上記で要約さ
れたプリミティブの要点を繰返すと、μＰベースのシス
テムの咳のテストを行なうことが所望であるとき、エミ
ュレーションメモリが電気的にテストされるべきユニッ
トのメモリの代わりをし、かつ同期モジュールが導体１
４０（第３図）によってμＰのタイミング情報および強
制ピンに接続される。テスト手順が開始されるとき、成
るチエツクがなされて上記に詳細に列挙されるであろう
ように、核のエレメントにパワーが供給されたことを確
かめる。それからリセットオーバドライブチエツクが行
なイ〕れて、ボッドが実際にμＰのリセットを開始しｉ
するかどうかが決められ、かつ同期モジュールによって
モニタされてリセット線が最初に活性状態になりそれか
ら非活性状態になるかどうかが決められる。μＰの実際
のリセットはこのステップにおいてチエツクされず、し
かしそうすることができるべきである信号がμＰの適当
なピンに存在するだけである。次に、同期モジュールが評価されるμＰのタロツク信号
を捕捉する。もしμＰクロック信号がボッドによって受
取られなければ、付加的なチエツクがクロックになされ
て、それが遅いかまたは短絡されたか、および強１１１
１線上の信号の予期されない値のためなのかを決める。この点において、μＰそれ自体上ではテストは行なイつ
れなかったが、しかし十分にｔｌｊ号が検証されてその
ようなテストが今行なわれてもよいことを決める。これ
らのテストの最も基本、μＰリセット、かりセット線を
オーバドライブしかつアドレスデコーダ８０からのブー
トメモリ位置に対応するチップ選択線上のチップ選択１
号を捜すことによって今なされる。もし成功であれば、
ブートメモリの第１の位置をアクセスするためにアドレ
スバスの低位の線上のｉｌＥしい信号をチエツクする目
的のためにＢ　Ｐが再びリセットされるであろう。この手順は今、バステストのシーケンス、および上記で
略述されたようにデータおよびアドレス刺激プリミティ
ブのシーケンスを進めるために核の十分な機能性を検証
したであろう。もし今までに行なわれたテストのいずれ
かが欠陥を示せば、μＰからのリセットよりも複雑また
は、高いレベルの機能を必要とせずに、特定の核の故障
が明白に示されたであろう。上記で略述されたバステス
トは、それの第１の（かつおそら（唯一の）サイクルに
おいて、核の残金、読出しおよび書込動作を十分にテス
トしかつ診断するために必要な唯一のさらなる機能を検
証するであろう。同期モジュールによって発生された高
分解能同期パルスのために、興味のあるバスサイクルが
分離されることができ、かつバスの評価が線を動作させ
ることを課された刺激パターンに応答して発生されたシ
グネチャに従って行なわれ１りることちまた考慮される
べきである。たとえば、ポルストラなどの出願において
開示されたように、１２ビツトパターンのみが、バスを
十分に診断するために各線ごとに独特のシグネチャを発
生するためにバス内の３２の線を動作させるために刺淑
プリミティブにおいて必要であるので、テスト速反のか
なりの増加が達成され得る。この発明に従いかつ再び第゛３図を参照すると、導体１
４０がリセット線および他の線に接続され、その上でＵ
ＵＴ　　μＰの動作状態（状態ピン）を反映する信号が
現われるであろう。たとえば、８０３８６ブロセツザ上
で、これらの線はＨＯＬＤ。ＨＬＤＡ　（応答保持）　、ＡＤＳＳＲＥＡＤＹ、ＣＬ
Ｋ２、およびＲＥＳＥＴ線であろう。これらの信号は線
１４０を介してバッファ１５２によって受取られ、かつ
バスサイクルステートマシン２００への入力としてケー
ブル９０を介してボッドへ伝送されるであろう。パスサ
イクルステートマシン２００はこれらの信号に対してメ
インフレーム１０の制御の下に論ｆ！ｌ！演算を行ない
、それへ応答して同期信号を発生する同期パルス発生ス
テートマシン２０２を制御するための制御信号を発生す
るであろう。この同期信号はメインフレーム１０ヘ送ら
れ、それはそこから制御信号を発生し、それは示される
、ボッドの様々な部分へ、とりわけアナライザＲＡ　Ｆ
ｖｌ　６２へ戻される。同期信号はまたゲートされたバ
ッファ２１４および２１６を直接制御する。上記で指摘
されたように、ゲートさレタバッファ２１６はリアルタ
イムでμＰ状態ピン上に現われる信号を受取るので、同
明信号はゲートされたバッファ２１６がサンプル幸アン
ド・ホールド回路として機能して同明信号が発生される
ときμＰの瞬間の状態を捕捉することを引き起こすであ
ろう。この機能は、リード１４０の正しい接続および異
なるμＰ型に対する自己キャリブレーションを保証する
のと同様に、故障μＰまたは強制線の不適切な状態の診
断において特別な使用を有する。類似して、！！；Ｉ９４はμＰへのデータバス接続へ、
バッファ２２０およびケーブル９０を介してデータゲー
トされたバッファ２１４へ接続するので、ゲートされた
バッファ２１４もまたデータバス出力の状態に対するサ
ンプル・アンド・ホールド回路として働くであろう。２
つのゲートされたバッファ２１４および２１６の内容は
こうしてボッドμＰへのずっとより効率的な経路を提供
する。ＵＵＴ　　ｕＰがＲＥＡＤを実行する後、データバスか
らＵＵＴ　　μＰへの入力として現われるビットはまた
ゲートされたバッファ２１４に現われるであろうし、そ
こでボッドＢ　ＰはそれらにＲＥＡＤ動作の一部として
アクセスすることができる。それゆえ、ＵＵＴ７ｚＰはＷＲＩＴＥを行なってビット
パターンをボッド・＼戻す必要がない。この態様ですべてのデータバス線を診断することまたは
すべてのデータ線に対してゲートされたバッファを設け
ることは必要ないということに注意するべきであり、な
ぜならばそれらの機能性を検証するのみよりむしろいか
なる数の線をもテストおよび診断するようにテスト装置
の診断機能をそれが改良するからである。好ましい実施
例において、性能と増加されたハードウェアとの間の妥
協として、ゲートされたバッファ２１４はただ８のデー
タ線のみをモニタし、上記、ポルストラなどにおいて開
示されたように、なぜならばもしこれらが少なくとも検
証され得れば、残余はアドレスおよびデータ刺激プリミ
ティブによって診断されるであろうからである。この場
合、これらの８のデータ線の十分な自動化された診断は
それらの機能性の検証のみの代わりに達成され得る。ま
た、この特徴は、８ビツトＩｔ　Ｐで最適に動作し、な
ぜならば１６またはそれ以上のデータ線を伴なうμＰは
データを戻すために複数のＷＲＩＴＥを必要とするから
である。加えて、データゲートされたバッファ２１４はリセット
の後バス周期のためのボッドの自動キャリブレーション
を可能にし、そこにおいて刺激プリミティブのビットパ
ターンが現われることが予期され得る。これは、ＩＩに
、周知のデータのＵＵＴ書込をし、かつそれからゲート
されたバッファ２１４内のデータが書込データと整合す
るときリセット後にバス周期カウントを決め、かつした
がって同期カウントを調節して同期パルスを正しいバス
周期内に置くことによってなされる。さらに、ボッドへのビットパターンに対する代替の経路
を設けることによって、核診断は非機能的およびマージ
ン的に機能的な核に対して改良され、なぜならばエミュ
レーションメモリからのデータ読出が実際にμＰに達し
たかどうかが即座に決められ得るからである。データバ
スは、ＵＵＴμＰが完全に非機能的であるときでさえも
十分に診断されることができ、なぜならばビットパター
ンがエミュレーションメモリのみによってデータ線上に
置かれ得るからである。第４図に示されるように、ボッド入力／出力ポートが自
己テストアダプタ４００のために設けられる。自己テス
トアダプタはオペレータハザードを避けるために保護回
路を含み、かつ同期モジュールおよびメモリモジュール
のコネクタを受けるための２つのコネクタを含む。これ
らの接続がＵＵＴの代わり自己テストアダプタに対して
なされるとき、ボッドμＰはエミュレーションメモリを
ＵＵＴメモリとして見、かつエミュレーションメモリは
ボッドｌｔ　ＰをＵＵＴ７１Ｐとして見る。この接続は
、入力および出力のサイクルを分雛するために働くゲー
トされたバッファ２１４および２１６によって設けられ
る記憶装置、同期モジュールも含めて、テストシステム
のすべてのエレメントと組合わせて、自己テストのため
に作られることができ、なぜならばボッドそれ自体がμ
Ｐベースのシステムであるからである。これがなされる
とき、バス周期ステートマシン２（］Ｏまたは同期パル
ス発生ステートマシン２０２のいずれかにおいてボッド
μＰが同期パルス発生を無効にする（ｏｖｃｒｒｌｄｃ
）ことができるように能動化して、ゲートされたバッフ
ァの記憶周期のより大きな制御を提供することが有益で
ある。つまり、状態ピンのうちのいくつかおよびデータピンの
うちのいくつかに結合されたゲートされたバッファを含
むことは、データバスからテスト装置マイクロプロセッ
サへのデータのより速い転送の能力、ＵＵＴＪＺＰが非
機能的であるときでさえもデータバスを自動的に診断す
る能力およびテスト装置の自己キャリブレーションのた
めの能力を、テスト装置に提供する。エミュレーンヨン
メモリコネクタおよびマイクロプロセッサコネクタをテ
スト装置の入力／出力ポートに結合するためのコネクタ
のさらなる供給で、ゲートされたバッファの付加は、同
期モジュールを含むテスト装置の十分な自己テストを可
能とする。もし、利用される接続ケーブルの長さの見地
から見て必要または所望であると考えられれば、バッフ
ァはμＰのデータバス接続ピンへ接続された線内て用い
られてもよい。こうしてこの発明を詳細に十分説明したが、この発明の
精神および範囲から逸脱することなく、多くの変化およ
び修１Ｆが当業者には明らかであろうことが理解される
。上記で述べられた詳細な説明は例としてかつ制限では
ないと意図され、この発明の範囲は前掲の特許請求の範
囲によってのみ制限される。

【図面の簡単な説明】

第１図はこの発明を組入れるテスト装置の図である。第２図はこの発明の簡易ブロック図である。第３図は第２図に示される全体のシステムの詳細なブロ
ック図である。第４図は第３図のシステム内のこの発明の実現化例の詳
細なブロック図である。図において、１０はメインフレームプロセッサであり、
１２はインターフェイスボッドであり、１４はＵＵＴで
あり、２０はキーボードであり、２２はデイスプレィで
あり、３２はプローブであり、１００はメモリモジュー
ルであり、１５０は同期モジュールであり、２１４，２
１６および２２０はバッファであり、４００は自己テス
トアダプタであり、４０１はメモリモジュールソケット
であり、４０２は同期モジュールコネクタであり、４０
３は保護回路である。特許出願人　ジジン・フルーク・マニュファクチャリン
グφカンパニー・インクーボレーテッド代理人弁理士深見久部（ばか２名）ＦＩＧ、　２手続補正書□ 平成２年７月３１日２、発明の名称テスト装置のバッファ回路手段、キャリプレート配置お
よび方法３、補正をする者事件との関係　特許出願人住　所　アメリカ合衆国、ワシントン州、エベリットシ
ーウェイ−ブールバード、６９２０名　称　ジョン・フルーグ・マニュファクチャリング・
カンパニー争インコーボレーテッド代表者　ジョージ・エム・ウィン４、代理人住　所　大阪市北区南森町２丁目１番２９号　住友銀行
南森町ビル６、補正の対象願書の４．特許出願人の代表者の欄、図面全図、委任状
および訳文７、補正の内容別紙の通り。なお、図面は内容には変更なし。以上自発補正

Claims

【特許請求の範囲】

（１）メモリエミュレーションによってマイクロプロセ
ッサを含む核を有するマイクロプロセッサベースのシス
テムをテストするための装置内で用いるための、バッフ
ァ回路手段であって、前記マイクロプロセッサの入力で
少なくとも１つのデータバス線に結合されたゲートされ
たデータバッファ手段と、前記マイクロプロセッサの少なくとも１つの外部接続に
結合され、前記マイクロプロセッサの動作的状態を示す
信号を搬送する、ゲートされた状態バッファ手段と、前記マイクロプロセッサの前記少なくとも１つの外部接
続上の前記信号に応答して、前記ゲートされたデータバ
ッファ手段および前記ゲートされた状態バッファ手段の
両方による信号の受入れを制御するための同期信号を発
生するための同期信号発生手段とを含む、バッファ回路
手段。
（２）前記ゲートされたデータバッファ手段および前記
ゲートされた状態バッファ手段が共通のケーブル内のそ
れぞれの導体手段を含む結合手段によって前記マイクロ
プロセッサに結合される、請求項１に記載のバッファ回
路手段。
（３）前記結合手段が各前記導体手段のためのそれぞれ
のバッファ手段を含む、請求項２に記載のバッファ回路
手段。
（４）前記テスト装置によって捕捉された信号を評価す
るためのテストシステム評価手段と、少なくとも前記ゲ
ートされたデータバッファ手段を前記テストシステム評
価手段の入力に結合するための手段とをさらに含む、請
求項３に記載のバッファ回路手段。
（５）前記テストシステム評価手段がマイクロプロセッ
サである、請求項３に記載のバッファ回路手段。
（６）メモリエミュレーションによってマイクロプロセ
ッサおよびデータバスを含む核を有するマイクロプロセ
ッサベースのシステムをテストするための装置をキャリ
プレートするための配列であって、エミュレーションメモリ手段と、選択されたビットパターンを前記エミュレーションメモ
リ手段内の予め定められた位置内へロードするための手
段と、前記マイクロプロセッサが前記エミュレーションメモリ
の前記予め選択された位置をアクセスすることを引き起
こすための手段とを含み、それによって前記エミュレー
ションメモリが前記予め選択されたビットパターンを前
記データバス上に置くことを引き起こされ、さらに、前記データバス上に現われる信号の部分を前記予め選択
されたビットパターンの部分と比較するための手段と、
前記比較手段が前記データバス上のビットパターンが前
記予め選択されたビットパターンの前記部分と整合する
のを検出するときに先立ってバス周期をカウントするた
めのバス周期カウント手段とを含む同期信号発生手段と
、前記カウント手段によってカウントされたバス周期の
数に等しく、前記エミュレーションメモリのさらなるア
クセスの後にバス周期の数だけ同期信号を発生するため
の手段とを含む、配列。
（７）メモリエミュレーションによってマイクロプロセ
ッサおよびデータバスを含む核を有するマイクロプロセ
ッサベースのシステムをテストするための装置をキャリ
プレートするための方法であって、予め定められたビットパターンをエミュレーションメモ
リ内にストアするステップと、前記マイクロプロセッサが前記予め定められたビットパ
ターンを前記データバス上に置くことをコマンドするこ
とを引き起こすステップと、前記引き起こすステップの
後にかつ前記データバス上に前記予め定められたビット
パターンが現われるのに先立って前記マイクロプロセッ
サのバス周期をカウントするステップと、同期信号を各マイクロプロセッサコマンドの後にバス周
期の数だけ発生するステップとを含み、前記数は前記カ
ウントするステップにおいてカウントされたバス周期の
数に等しい、方法。
（８）マイクロプロセッサを含み、かつエミュレーショ
ンメモリを前記システムへ接続するための接続手段およ
び前記マイクロプロセッサの少なくとも１つの状態ピン
および１つのデータ入力ピンへの接続のためのさらなる
接続手段を含む核を有するマイクロプロセッサベースの
システムをメモリエミュレーションによってテストする
ための装置内での使用のための、自己テスト回路手段で
あって、ゲートされたデータバッファ回路手段およびゲートされ
た状態バッファ回路手段を含むゲートされたバッファ回
路手段と、前記接続手段および前記さらなる接続手段を前記装置の
入力／出力ポートへ接続するためのコネクタ手段とを含
む、自己テスト回路手段。