JPH02202064A - Ｖｄｍｏｓのパターンレイアウト方法 - Google Patents
Ｖｄｍｏｓのパターンレイアウト方法Info
- Publication number
- JPH02202064A JPH02202064A JP1022446A JP2244689A JPH02202064A JP H02202064 A JPH02202064 A JP H02202064A JP 1022446 A JP1022446 A JP 1022446A JP 2244689 A JP2244689 A JP 2244689A JP H02202064 A JPH02202064 A JP H02202064A
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- JP
- Japan
- Prior art keywords
- electric field
- oxide film
- transistor
- gate oxide
- depletion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦形二重拡散ＭＯ５ＦＥＴ（以下、「ＶＤＭＯ
８Ｊという）のパターンレイアウト方法に関し、特に絶
縁耐圧を向上させ得るＶＤＭＯ８のパターンレイアウト
方法に関する。
８Ｊという）のパターンレイアウト方法に関し、特に絶
縁耐圧を向上させ得るＶＤＭＯ８のパターンレイアウト
方法に関する。
ＶＤＭＯ８の構造は既に一般に知られており。
これを用いた製品も多数市販されている。具体例として
は、西独Ｓ ｉｅｍｅｎｓ社のｒＳ ＩＰＭＯ８Ｊ等が
挙げられる。
は、西独Ｓ ｉｅｍｅｎｓ社のｒＳ ＩＰＭＯ８Ｊ等が
挙げられる。
上記ｒＳ Ｉ ＰＭＯ８Ｊの構造の概要およびセル形状
については、山崎浩著［パワーＦＥＴ−基礎から回路設
計へ−」（丸善昭和６３年発行）の５３〜５８頁に詳細
に記載されている。ここにその要点を説明すると、構造
は基本的にはプレーナ形であり ｎｌの埋込みソース、
それを覆う酸化膜、その上のシリコンゲートがすべて横
方向に配置されている。
については、山崎浩著［パワーＦＥＴ−基礎から回路設
計へ−」（丸善昭和６３年発行）の５３〜５８頁に詳細
に記載されている。ここにその要点を説明すると、構造
は基本的にはプレーナ形であり ｎｌの埋込みソース、
それを覆う酸化膜、その上のシリコンゲートがすべて横
方向に配置されている。
第６図（ａ）〜（ｆ）に、ＶＤＭＯ８の代表的な製造工
程と構造を示した。同図（ａ）はシリコン基板を選択す
る工程を示しており、ここでは、最大の伝達係数と最小
のオン抵抗を得るような結晶方位面が選択される。同図
（ｂ）はエビ層の作製工程を示しており、同図（Ｑ）で
は、酸化、マスキング、エツチングの後、最初の深いボ
ロン不純物拡散を行う状況を示している。ここで、ボロ
ンが酸化膜の下に広がる点に注意する必要がある（同図
（ｄ））。
程と構造を示した。同図（ａ）はシリコン基板を選択す
る工程を示しており、ここでは、最大の伝達係数と最小
のオン抵抗を得るような結晶方位面が選択される。同図
（ｂ）はエビ層の作製工程を示しており、同図（Ｑ）で
は、酸化、マスキング、エツチングの後、最初の深いボ
ロン不純物拡散を行う状況を示している。ここで、ボロ
ンが酸化膜の下に広がる点に注意する必要がある（同図
（ｄ））。
これに続いては、同図（ｅ）に示す如く、非常に速いリ
ン拡散を行う。ここでの注意深い制御によって、二重拡
散状態が得られる。最後に、同図（ｆ）で、酸化膜の変
形と電極の形成が行われ、ＶＤＭＯＳが完成する。
ン拡散を行う。ここでの注意深い制御によって、二重拡
散状態が得られる。最後に、同図（ｆ）で、酸化膜の変
形と電極の形成が行われ、ＶＤＭＯＳが完成する。
上述の如き構造を有するＶＤＭＯＳにおいて、入力反転
電圧を低下させるためにゲート酸化膜を薄くしていくと
、これに従って、その酸化膜の絶縁破壊耐圧も低下する
。このため、入力反転電圧を下げるということとトラン
ジスタの低圧を高く保つということとは、トレードオフ
の関係にあることになる。すなわち、従来のＶＤＭＯＳ
においては、トランジスタの入力反転電圧を下げるため
にゲート酸化膜厚を薄くすると、オフ時にゲート酸化膜
にかかる強電界により絶縁破壊し易いという問題があっ
た。
電圧を低下させるためにゲート酸化膜を薄くしていくと
、これに従って、その酸化膜の絶縁破壊耐圧も低下する
。このため、入力反転電圧を下げるということとトラン
ジスタの低圧を高く保つということとは、トレードオフ
の関係にあることになる。すなわち、従来のＶＤＭＯＳ
においては、トランジスタの入力反転電圧を下げるため
にゲート酸化膜厚を薄くすると、オフ時にゲート酸化膜
にかかる強電界により絶縁破壊し易いという問題があっ
た。
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来の技術における上述の如き問題を解
消し、上述の強電界がゲート酸化膜にかかりにくくする
ことにより、絶縁耐圧を向上させ得るＶＤＭＯＳのパタ
ーンレイアウト方法を提供することにある。
するところは、従来の技術における上述の如き問題を解
消し、上述の強電界がゲート酸化膜にかかりにくくする
ことにより、絶縁耐圧を向上させ得るＶＤＭＯＳのパタ
ーンレイアウト方法を提供することにある。
本発明の上記目的は、ＶＤＭＯＳの基本セルを配列して
トランジスタを構成する際、前記基本セルを該基本セル
の一辺長の１７２だけずらせて並置することを特徴とす
るＶＤＭＯＳのパターンレイアウト方法によって達成さ
れる。
トランジスタを構成する際、前記基本セルを該基本セル
の一辺長の１７２だけずらせて並置することを特徴とす
るＶＤＭＯＳのパターンレイアウト方法によって達成さ
れる。
本発明に係るＶＤＭＯＳのパターンレイアウト方法にお
いては、ＶＤＭＯＳの基本セルを配列してトランジスタ
を構成する際、本セルを一辺長の１／２だけずらせて並
置するようにしたことにより、オフ時にゲート酸化膜に
かかる強電界を、ゲート酸化膜にかかり難くすることが
可能になり、これにより絶縁耐圧を向上させるものであ
る。
いては、ＶＤＭＯＳの基本セルを配列してトランジスタ
を構成する際、本セルを一辺長の１／２だけずらせて並
置するようにしたことにより、オフ時にゲート酸化膜に
かかる強電界を、ゲート酸化膜にかかり難くすることが
可能になり、これにより絶縁耐圧を向上させるものであ
る。
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第２図は、ＶＤＭＯＳの断面構造を示すものである。■
の基本セルを配列することによって、低オン抵抗のトラ
ンジスタ■を実現している。第３図（上半）は、第２図
の部分拡大図であり、トランジスタのオフ時に、ドレイ
ン−ソース間の電位差を大きくして行くと、Ｐ−層内お
よびＮ−層内に広がった空乏層１が、次第に広がって行
き、最終的には、空乏層２の状態になる状況を示してい
る。
の基本セルを配列することによって、低オン抵抗のトラ
ンジスタ■を実現している。第３図（上半）は、第２図
の部分拡大図であり、トランジスタのオフ時に、ドレイ
ン−ソース間の電位差を大きくして行くと、Ｐ−層内お
よびＮ−層内に広がった空乏層１が、次第に広がって行
き、最終的には、空乏層２の状態になる状況を示してい
る。
上述の空乏層の広がり状況を平面的に見ると、次のよう
になる。すなわち、第４図（ａ）は、従来のゲート電極
の形状を示しており、破線で区切られた基本セルは、基
盤目状に配置されている。この場合、上記空乏層１は第
４図（ｂ）に示す如く、また、空乏層２は同（ｃ）に示
す如く成長する。
になる。すなわち、第４図（ａ）は、従来のゲート電極
の形状を示しており、破線で区切られた基本セルは、基
盤目状に配置されている。この場合、上記空乏層１は第
４図（ｂ）に示す如く、また、空乏層２は同（ｃ）に示
す如く成長する。
これに対して、第１図（ａ）は、本発明の一実施例に係
るゲート電極の形状を示しており、破線で区切られた基
本セルは、単純な基盤目状でなく、半ピツチずれて配置
されている。この場合、上記空乏層１は第１図（ｂ）に
示す如く、また、空乏層２は同（ｃ）に示す如く成長す
る。
るゲート電極の形状を示しており、破線で区切られた基
本セルは、単純な基盤目状でなく、半ピツチずれて配置
されている。この場合、上記空乏層１は第１図（ｂ）に
示す如く、また、空乏層２は同（ｃ）に示す如く成長す
る。
第４図（Ｑ）と第１図（ｃ）により両者を比較すると、
空乏層が成長した時点においてゲート酸化膜に高電圧の
かかる部分、すなわち、第３図（上半）の位１ｉ ｃ
” ｄの部分は、第１図（Ｃ）、つまり、本発明の実施
例に係るゲート電極の方が、小さくなっていることが理
解されよう。これが１本発明の要点となる部分であり、
以下、これについて詳細に説明する。
空乏層が成長した時点においてゲート酸化膜に高電圧の
かかる部分、すなわち、第３図（上半）の位１ｉ ｃ
” ｄの部分は、第１図（Ｃ）、つまり、本発明の実施
例に係るゲート電極の方が、小さくなっていることが理
解されよう。これが１本発明の要点となる部分であり、
以下、これについて詳細に説明する。
第３図（下半）は、第３図（上半）に対応する位置での
ゲート酸化膜にかかる電界強度の状況を示すものである
。ここで、電界強度は、 ドレイン電位−ソース電位 空乏層距離 で求められる。この電界強度は、空乏層２の状態のｃ′
＝ｄ′の位置で最大となり、その後は、空乏層厚の増加
分が大きくなるため、減少する。
ゲート酸化膜にかかる電界強度の状況を示すものである
。ここで、電界強度は、 ドレイン電位−ソース電位 空乏層距離 で求められる。この電界強度は、空乏層２の状態のｃ′
＝ｄ′の位置で最大となり、その後は、空乏層厚の増加
分が大きくなるため、減少する。
次に、第５図（ａ）および（ｂ）は、それぞれ、第４図
（ｃ）および第１図（ｃ）に対応する。ゲート酸化膜に
かかる電界強度、および、更に電圧を加えたときのゲー
ト酸化膜にかかる電界強度の上限を示すものである０図
中の横軸は、位置を示しており、それぞれ、上記第４図
（ｃ）および第１図（ｃ）中に示した位置に対応してい
る。第４図（Ｑ）の場合には、基本セル４個の集合点に
形成される空乏層内（図中の位１１ｅおよびｆ）に、ゲ
ート酸化膜にかかる電界強度の上限が現れることになる
。ここで、更に、ドレイン−ソー入間の電位差を大きく
すると、第５図（ａ）に示す如く、ゲート酸化膜にかか
る電界強度の上限が図のＭＡＸ、で示される値まで上昇
することになる。
（ｃ）および第１図（ｃ）に対応する。ゲート酸化膜に
かかる電界強度、および、更に電圧を加えたときのゲー
ト酸化膜にかかる電界強度の上限を示すものである０図
中の横軸は、位置を示しており、それぞれ、上記第４図
（ｃ）および第１図（ｃ）中に示した位置に対応してい
る。第４図（Ｑ）の場合には、基本セル４個の集合点に
形成される空乏層内（図中の位１１ｅおよびｆ）に、ゲ
ート酸化膜にかかる電界強度の上限が現れることになる
。ここで、更に、ドレイン−ソー入間の電位差を大きく
すると、第５図（ａ）に示す如く、ゲート酸化膜にかか
る電界強度の上限が図のＭＡＸ、で示される値まで上昇
することになる。
これに対して１本実施例に係る第１図（ｃ）の場合には
、基本セル３個の集合点に形成される空乏層内（図中の
位＠ｇおよびｈ）に、ゲート酸化膜にかかる電界強度の
上限が現れることになる。ここで、更に、ドレイン−ソ
ース間の電位差を大きくした場合にも、ｅ ” ｆの距
離に比べてｇ−ｈの距離が短いため、第５図（ｂ）に示
す如く、ゲート酸化膜にかかる電界強度の上限が、第５
図（ａ）に示す従来の場合と比較して、図の（ＭＡＸ、
）で示される値まで下降することになる。
、基本セル３個の集合点に形成される空乏層内（図中の
位＠ｇおよびｈ）に、ゲート酸化膜にかかる電界強度の
上限が現れることになる。ここで、更に、ドレイン−ソ
ース間の電位差を大きくした場合にも、ｅ ” ｆの距
離に比べてｇ−ｈの距離が短いため、第５図（ｂ）に示
す如く、ゲート酸化膜にかかる電界強度の上限が、第５
図（ａ）に示す従来の場合と比較して、図の（ＭＡＸ、
）で示される値まで下降することになる。
結局、上記実施例の場合には、素子の製造プロセスとし
ては特に変える必要はなく、ゲートの配列形状を変える
ことにより、空乏層が成長する際における形状をコント
ロールして、ゲート酸化膜にかかる電界強度の上限を低
く抑えることが可能になるというものである。これによ
り、同程度のトランジスタ耐圧を得るために必要なゲー
ト酸化膜の膜厚をより薄くすることができ、より入力反
転電圧の低い、扱い易い高耐圧ＶＤＭＯ８を得ることが
可能になるという効果がある。
ては特に変える必要はなく、ゲートの配列形状を変える
ことにより、空乏層が成長する際における形状をコント
ロールして、ゲート酸化膜にかかる電界強度の上限を低
く抑えることが可能になるというものである。これによ
り、同程度のトランジスタ耐圧を得るために必要なゲー
ト酸化膜の膜厚をより薄くすることができ、より入力反
転電圧の低い、扱い易い高耐圧ＶＤＭＯ８を得ることが
可能になるという効果がある。
上記実施例は１本発明の一例として示したものであり、
本発明はこれに限定されるべきものではないことは、言
うまでもないことである。
本発明はこれに限定されるべきものではないことは、言
うまでもないことである。
以上、詳細に述べた如く、本発明によれば、７０ＭＯ８
の基本セルを配列してトランジスタを構成する際、前記
基本セルを、該基本セルの一辺長の１／２だけずらせて
並置するようにしたことにより、絶縁耐圧を向上させ得
る７０ＭＯ８のパターンレイアウト方法を実現できると
いう顕著な効果を奏するものである。
の基本セルを配列してトランジスタを構成する際、前記
基本セルを、該基本セルの一辺長の１／２だけずらせて
並置するようにしたことにより、絶縁耐圧を向上させ得
る７０ＭＯ８のパターンレイアウト方法を実現できると
いう顕著な効果を奏するものである。
第１図（ａ）〜（ｃ）は本発明の一実施例に係るゲート
電極の形状と空乏層の成長状況を示す図、第２図１；ｉ
ＶＤＭＯ８の断面構造を示す図、第３図は第２図の７０
ＭＯ８の部分拡大図とこれに対応する位置でのゲート酸
化膜にかかる電界強度の状況を示す図、第４図（ａ）〜
（ｃ）は従来のゲート電極の形状と空乏層の成長状況を
示す図、第５図（ａ）および（ｂ）は実施例と従来例と
におけるゲート酸化膜にかかる電界強度および更に電圧
を加えたときのゲート酸化膜にかかる電界強度の上限の
比較を示す図、第６図（ａ）〜（ｆ）はＶＤＭＯＳの代
表的な製造工程と構造を示す図である。 ■二基水セル、■：トランジスタ。 （ａ） 第 図（その１） 、ダ 第 図（その２） （ｂ） 第 図 ■ 第 図（その３） （ｃ） 第 図（その１） （ａ） 第 図（その２） （ｂ） 第 図（その３） （ｃ） 第 図（その１） （ａ） 第 図（その２） （ｃ）
電極の形状と空乏層の成長状況を示す図、第２図１；ｉ
ＶＤＭＯ８の断面構造を示す図、第３図は第２図の７０
ＭＯ８の部分拡大図とこれに対応する位置でのゲート酸
化膜にかかる電界強度の状況を示す図、第４図（ａ）〜
（ｃ）は従来のゲート電極の形状と空乏層の成長状況を
示す図、第５図（ａ）および（ｂ）は実施例と従来例と
におけるゲート酸化膜にかかる電界強度および更に電圧
を加えたときのゲート酸化膜にかかる電界強度の上限の
比較を示す図、第６図（ａ）〜（ｆ）はＶＤＭＯＳの代
表的な製造工程と構造を示す図である。 ■二基水セル、■：トランジスタ。 （ａ） 第 図（その１） 、ダ 第 図（その２） （ｂ） 第 図 ■ 第 図（その３） （ｃ） 第 図（その１） （ａ） 第 図（その２） （ｂ） 第 図（その３） （ｃ） 第 図（その１） （ａ） 第 図（その２） （ｃ）
Claims (1)
- （１）高耐圧二重拡散ＭＯＳＦＥＴ（ＶＤＭＯＳ）の基
本セルを配列してトランジスタを構成する際、前記基本
セルを該基本セルの一辺長の１／２だけずらせて並置す
ることを特徴とするＶＤＭＯＳのパターンレイアウト方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1022446A JPH02202064A (ja) | 1989-01-31 | 1989-01-31 | Ｖｄｍｏｓのパターンレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1022446A JPH02202064A (ja) | 1989-01-31 | 1989-01-31 | Ｖｄｍｏｓのパターンレイアウト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02202064A true JPH02202064A (ja) | 1990-08-10 |
Family
ID=12082939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1022446A Pending JPH02202064A (ja) | 1989-01-31 | 1989-01-31 | Ｖｄｍｏｓのパターンレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02202064A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5293056A (en) * | 1991-06-17 | 1994-03-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with high off-breakdown-voltage and low on resistance |
-
1989
- 1989-01-31 JP JP1022446A patent/JPH02202064A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5293056A (en) * | 1991-06-17 | 1994-03-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with high off-breakdown-voltage and low on resistance |
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