JPH02202104A - Oscillation circuit - Google Patents
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- Oscillators With Electromechanical Resonators (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は発振回路に係り、特にFMステレオ復調用集積
回路における位相同期ループ(PLL)の電圧制御発振
器(VCO)としてセラミック共振子等の共振子を用い
た1端子型の発振回路に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to an oscillation circuit, and in particular to a resonance circuit of a ceramic resonator, etc. as a voltage controlled oscillator (VCO) of a phase-locked loop (PLL) in an integrated circuit for FM stereo demodulation. This invention relates to a one-terminal type oscillation circuit using a child.
第2図に、従来の1端子型発振回路の回路図を示す。第
2図において、セラミック共振子Xを利用したl端子型
の発振回路本体30が用いられている。FIG. 2 shows a circuit diagram of a conventional one-terminal oscillation circuit. In FIG. 2, an l-terminal type oscillation circuit body 30 using a ceramic resonator X is used.
ここで、前記発振回路本体30に動作バイアスを与える
ためのバイアス回路31は、トランジスタ32.乃至3
9からなる。またリアクタンス回路’40は前記発振回
路本体30の発振周波数を微調整するための回路である
。Here, the bias circuit 31 for applying an operating bias to the oscillation circuit main body 30 includes transistors 32 . to 3
Consists of 9. Further, the reactance circuit '40 is a circuit for finely adjusting the oscillation frequency of the oscillation circuit main body 30.
発振回路本体30は、共振子Xの並列共振周波数たとえ
ば456kHzで発振するものであって、差動対をなす
npn トランジスタ41.42と、定電流源用のn
pn )ランジスタ43と、カレントミラー型負荷をな
すpnp トランジスタ44.45と、2個のダイオ
ード46.47 と、1個の帰還コンデンサ48とか
らなる。ここで、セラミック共振子Xは、LC発振回路
のLC並列素子のようなバイパス効果はなく、発振のた
めに必要な正帰還は、帰還コンデンサ48により行なわ
れる。The oscillation circuit main body 30 oscillates at the parallel resonance frequency of the resonator
pn) transistor 43, a pnp transistor 44, 45 forming a current mirror type load, two diodes 46, 47, and one feedback capacitor 48. Here, the ceramic resonator X does not have a bypass effect like the LC parallel element of the LC oscillation circuit, and the positive feedback necessary for oscillation is performed by the feedback capacitor 48.
第2図におけるセラミック発振子Xを用いた発振回路本
体30で安定な発振動作を持続させるためには、発振回
路本体30の増幅用トランジスタ41.42 が発振
停止状態でアクライブに動作していなければならない。In order to maintain stable oscillation operation in the oscillation circuit main body 30 using the ceramic oscillator X in FIG. It won't happen.
これを実現するために、次の2項が考えられる。In order to realize this, the following two items can be considered.
■ 増幅用トランジスタ41.42 に直流負帰還を
かけないで、トランジスタ41.42 用の各バイアス
回路を全く対称に構成する。(2) The bias circuits for the transistors 41 and 42 are configured completely symmetrically without applying negative DC feedback to the amplification transistors 41 and 42.
■ 増幅用トランジスタ41,42 のアクティブ動
作を保つように、直流負帰還回路を設ける。(2) A DC negative feedback circuit is provided to maintain the active operation of the amplifying transistors 41 and 42.
前記■の構成は、第2図のバイアス回路31で採用され
ているが、集積回路内の各素子の製造ばらつきが存在す
るので、安定な動作条件を得るのは困難である。即ち、
第2図においては、バイアス回路31におけるバイアス
電流供給用のトランジスタ36.37 の各電流が等し
く、かつ発振回路30における増幅用・定電流用のトラ
ンジスタ41.42,43のhPIが同一であることが
安定な発振を持続するための条件であるが、製造ばらつ
きがあり、前記条件を維持することは困難で、歩留りの
低下につながる。Although the configuration (2) is adopted in the bias circuit 31 of FIG. 2, it is difficult to obtain stable operating conditions because of manufacturing variations in each element within the integrated circuit. That is,
In FIG. 2, the currents of the bias current supply transistors 36 and 37 in the bias circuit 31 are equal, and the hPI of the amplification/constant current transistors 41, 42, and 43 in the oscillation circuit 30 are the same. is a condition for sustaining stable oscillation, but it is difficult to maintain this condition due to manufacturing variations, leading to a decrease in yield.
本発明の発振回路の構成は、バイアス回路が、容量を介
して、差動増幅回路に正帰還をかけ、前記差動増幅回路
には、安定発振するように直流負帰還回路が付加されて
いることを特徴とする。The configuration of the oscillation circuit of the present invention is such that a bias circuit applies positive feedback to a differential amplifier circuit via a capacitor, and a DC negative feedback circuit is added to the differential amplifier circuit to ensure stable oscillation. It is characterized by
次に図面を参照しながら本発明を説明する◎第1図は本
発明の一実施例の発振回路を示す回路図である。第1図
において、
本発明の一実施例の発振回路は、第1極性の第1のトラ
ンジスタ10と第2のトランジスタ11のエミッタが共
通で第1の定電流源13に接続され、第1のトランジス
タ11017)コレクタに第1のトランジスタ10と逆
極性の第2極性の第3のトランジスタ8のコレクタとベ
ースと@2極性の第4のトランジスタ9のベースが接続
され、第3のトランジスタ8及び第4のトランジスタ9
のエミッタは第1の電源に接続され、第4のトランジス
タ9のコレクタが第2のトランジスタ11のコレクタに
接続され、第2のトランジスタ11のコレクタは、第1
極性の第5のトランジスタ21のベースに接続され、第
5のトランジスタ21のコレクタは、Mlの電源に接続
され、第5のトランジスタ21のエミッタに第1極性の
第6のトランジスタ22のコレクタとベースとが接続さ
れ、第6のトランジスタ22のエミッタに第2極性の第
7のトランジスタ23のエミッタが接続され、第7のト
ランジスタ23のベースとコレクタとは共通で第2の定
電流源26に接続されている。第7のトランジスタ23
のベースとコレクタは、さらに第1の抵抗24を介して
前記第2のトランジスタ11のベースに接続され、さら
に第2のトランジスタ11のベースは、第1の容量25
を介して第2の電源に接続され、第2極性の第8のトラ
ンジスタ14のエミッタは第1の電源に接続され、第8
のトランジスタ14のベースは、第1極性の第9のトラ
ンジスタI5のベースに接続し、pJc9のトランジス
タ15のコレクタは第1の電源に接続され、第8のトラ
ンジスタ14のコレクタは第2の抵抗5を介して第3の
電源6に接続され、さら[88のトランジスタ14のコ
レクタは第2極性の第1Oのトランジスタ16のエミッ
タに接続され、第1Oのトランジスタ16のコレクタは
、第2の電源に接続され、第10のトランジスタ16ノ
ヘーxtrilXl極性の第11のトランジスタ17ガ
ベースに接続され、さらに第10のトランジスタ16の
ベースは第2の容t12を介して第2のトランジスタ1
1のコレクタに接続され、第11のトランジスタ17の
コレクタは、第9のトランジスタ15のエミッタに接続
され、第11のトランジスタ17のエミッタは第3の定
電流源18に接続され、さらに第11のトランジスタ1
7のエミッタは第3の抵抗19を介して第1のトランジ
スタ10のベースに接続され、第2のトランジスタ11
のコレクタを出力端子7とし、出力端子7と第2の電源
との間に共振子Xを接続し、さらに出力端子7にリアク
タンス回路4に接続されている。Next, the present invention will be explained with reference to the drawings. ◎ Fig. 1 is a circuit diagram showing an oscillation circuit according to an embodiment of the present invention. In FIG. 1, an oscillation circuit according to an embodiment of the present invention has a first transistor 10 and a second transistor 11 having a first polarity, whose emitters are commonly connected to a first constant current source 13, and whose emitters are connected in common to a first constant current source 13. Transistor 11017) The collector and base of a third transistor 8 with a second polarity opposite to that of the first transistor 10 are connected to the base of a fourth transistor 9 with @2 polarity. 4 transistor 9
The emitter of the fourth transistor 9 is connected to the first power supply, the collector of the fourth transistor 9 is connected to the collector of the second transistor 11, and the collector of the second transistor 11 is connected to the first power supply.
The collector of the fifth transistor 21 is connected to the base of the fifth transistor 21 of the first polarity. The emitter of the sixth transistor 22 is connected to the emitter of the seventh transistor 23 of the second polarity, and the base and collector of the seventh transistor 23 are commonly connected to the second constant current source 26. has been done. seventh transistor 23
The base and collector of are further connected to the base of the second transistor 11 via a first resistor 24, and the base of the second transistor 11 is connected to a first capacitor 25.
The emitter of the eighth transistor 14 of the second polarity is connected to the first power supply, and the emitter of the eighth transistor 14 of the second polarity is connected to the second power supply through the
The base of the transistor 14 of pJc9 is connected to the base of the ninth transistor I5 of the first polarity, the collector of the transistor 15 of pJc9 is connected to the first power supply, and the collector of the eighth transistor 14 is connected to the base of the ninth transistor I5 of the first polarity. The collector of the transistor 14 of [88] is connected to the emitter of the first O transistor 16 of the second polarity, and the collector of the first O transistor 16 is connected to the second power supply The base of the tenth transistor 16 is connected to the base of the eleventh transistor 17 of polarity XtrilXl, and the base of the tenth transistor 16 is connected to the second transistor 1 through the second capacitor t12.
The collector of the eleventh transistor 17 is connected to the emitter of the ninth transistor 15, the emitter of the eleventh transistor 17 is connected to the third constant current source 18, and the collector of the eleventh transistor 17 is connected to the third constant current source 18. transistor 1
The emitter of 7 is connected to the base of the first transistor 10 via the third resistor 19, and the emitter of the second transistor 11
The collector of is used as an output terminal 7, a resonator X is connected between the output terminal 7 and the second power source, and the output terminal 7 is further connected to the reactance circuit 4.
即ち、本実施例の発振回路は、発振回路本体1゜高イン
ピーダンスバイアス回路2.直流負帰還回路3を含み、
構成される。That is, the oscillation circuit of this embodiment includes: 1 degree oscillation circuit body, 2.degree. high impedance bias circuit. including a DC negative feedback circuit 3;
configured.
ここで、一対のnpn トランジスタ10,11゜定電
流源13. カレントミラー負荷回路となるprip
トランジスタ8,9を含む差動増幅器を構成し、容量1
2により正帰還されており、npnトランジスタ21,
22.pnp トランジスタ23゜定電流源26.抵抗
24.容量25とを含み、構成されている直流負帰還回
路3により、直流負帰還をされている。ざらにs pn
p)’ランラスタ14.16.npn )ランジスタ
15,17.及び定電流源18.抵抗5,19.定電圧
源6を含み、構成される高インピーダンスバイアス回路
2によシ、容量12を介して、トランジスタIOK正帰
還されており、さらにトランジスタ11のコレクタ端子
からトランジスタ11のベース端子への負帰還は、直流
負帰還回路3のエミッタフォロワを通して行なわれてい
る。Here, a pair of npn transistors 10, 11.degree. constant current source 13. prip as a current mirror load circuit
A differential amplifier including transistors 8 and 9 is configured, and a capacitance of 1
2, positive feedback is provided by npn transistors 21,
22. pnp transistor 23° constant current source 26. Resistance 24. A DC negative feedback circuit 3 including a capacitor 25 provides negative DC feedback. Zarani s pn
p)'Run raster 14.16. npn) transistors 15, 17. and constant current source 18. Resistance 5, 19. A high impedance bias circuit 2 including a constant voltage source 6 is provided with positive feedback to the transistor IOK via a capacitor 12, and negative feedback is provided from the collector terminal of the transistor 11 to the base terminal of the transistor 11. , through the emitter follower of the DC negative feedback circuit 3.
これらKよって、トランジスタ11のコレクタ端子の出
力インピーダンスが高く保なれており、ここ(接続され
ているセラミック共振子XのQが低下しない。またトラ
ンジスタ11のベースにバイパス用容量25が設けられ
ているので、交流分(発振周波数成分)が殆んどバイパ
スされて、直流成分のみが負帰還されることになる。Due to these K, the output impedance of the collector terminal of the transistor 11 is kept high, and the Q of the ceramic resonator Therefore, most of the AC component (oscillation frequency component) is bypassed, and only the DC component is negatively fed back.
そして、リアクタンス回路4に流れる電流が零の場合、
差動対のトランジスタ10.11 a、バランス状態
で安定に動作しくここで、定電流18゜定電流26が等
しいとする)、トランジスタ10゜11のベース電流は
等しく、トランジスタ17のベース−エミッタ間電圧V
IKとトランジスタ2工のVBICは等しくなり、トラ
ンジスタ16.トランジスタ23のVi+zは等しくな
る。この為、発振回路本体lの出力端子7は、直流電圧
源6よj5)ランジスタ22のVBK分だけ高い安定な
電位に固定されることになり、直流電圧源6の電位によ
り出力端子7の基準電位を容易に設定できる。Then, when the current flowing through the reactance circuit 4 is zero,
Transistors 10 and 11a of the differential pair operate stably in a balanced state (assuming that constant current 18° and constant current 26 are equal), the base currents of transistors 10 and 11 are equal, and between the base and emitter of transistor 17 Voltage V
IK and VBIC of transistor 2 become equal, and transistor 16. Vi+z of the transistor 23 becomes equal. Therefore, the output terminal 7 of the oscillation circuit body 1 is fixed at a stable potential that is higher than the DC voltage source 6 by VBK of the transistor 22, and the reference voltage of the output terminal 7 is determined by the potential of the DC voltage source 6. Potential can be easily set.
また、リアクタンス回路4!′cオフセツト電流がある
場合、たとえばオフセット電流によシトランジスタ11
のコレクタ端子の出力直流電圧が下がり、直流負帰還回
路3によって帰還されるトランジスタllのベース電位
も下がり、トランジスタ10のコレクタ電流が増加し、
カレントミラー負荷回路であるトランジスタ8,9の電
流が増加する。その結果、差動対のトランジスタio、
iiのコレクタ電流の差が、前記オフセット電流に等し
い状態で安定になる。Also, reactance circuit 4! 'c If there is an offset current, for example, the offset current causes the transistor 11 to
The output DC voltage at the collector terminal of the transistor 10 decreases, the base potential of the transistor 11 fed back by the DC negative feedback circuit 3 also decreases, and the collector current of the transistor 10 increases.
The currents of transistors 8 and 9, which are current mirror load circuits, increase. As a result, the differential pair of transistors io,
The difference between the collector currents ii and ii becomes stable in a state where it is equal to the offset current.
換言すれば、オフセット1!流が定電流源13の電流よ
り大きくならない限り、差動対のトランジスタ10.1
1 は、アクティブに動作し、安定な発振を持続する
ことができる。In other words, offset 1! As long as the current does not become larger than the current of the constant current source 13, the transistors 10.1 of the differential pair
1 can operate actively and maintain stable oscillation.
以上述べたように、本発明は、直流負帰還回路を設ける
ことによって、回路素子のバラツキに対しても安定な直
流動作電圧が得られるので、安定な発振動作が可能とな
り、発振周波数をバイパスさせる方式と高インピーダン
スバイアス回路とを有しているから、より安定な発振動
作を可能とする効果がある。As described above, by providing a DC negative feedback circuit, the present invention can obtain a stable DC operating voltage even with variations in circuit elements, thereby enabling stable oscillation operation and bypassing the oscillation frequency. Since it has a high impedance bias circuit and a high impedance bias circuit, it has the effect of enabling more stable oscillation operation.
第1図は本発明の一実施例の1端子型発振回路を示す回
路図、第2図は従来の1端子型発振回路を示す回路図で
ある。FIG. 1 is a circuit diagram showing a one-terminal oscillation circuit according to an embodiment of the present invention, and FIG. 2 is a circuit diagram showing a conventional one-terminal oscillation circuit.
1・・・・・・発振回路本体、2・・・・・・高インピ
ーダンスバイアス回路、3・・・・・・直流負帰還回路
、4,4゜・・・・・・リアクタ/ス回路、5,19,
24.49・・・・・・抵抗、6・・・・・・直流電圧
源、7,5o・・・・・・出力端子、8、9.10.1
1.14.15.16.17.21゜22.23.32
〜39.41〜45・・・・・・ト−)/ジスタ、12
.48 ・・・・・・帰還容量、13,18.26°°
・・・・定電流源、25・・・・・・バイパス容量、4
6.47・・・・・・ダイオード。1... Oscillation circuit main body, 2... High impedance bias circuit, 3... DC negative feedback circuit, 4,4゜... Reactor/s circuit, 5,19,
24.49...Resistance, 6...DC voltage source, 7,5o...Output terminal, 8, 9.10.1
1.14.15.16.17.21゜22.23.32
~39.41~45...T-)/Jista, 12
.. 48 ...Feedback capacitance, 13, 18.26°°
... Constant current source, 25 ... Bypass capacity, 4
6.47...Diode.
代理人 弁理士 内 原 晋Agent: Patent Attorney Susumu Uchihara
第 」 No. ”
Claims (1)
をかけ、前記差動増幅回路には、安定発振するように直
流負帰還回路が付加されていることを特徴とする発振回
路。An oscillation circuit characterized in that a bias circuit applies positive feedback to a differential amplifier circuit via a capacitor, and a DC negative feedback circuit is added to the differential amplifier circuit to ensure stable oscillation.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021249A JP2602313B2 (en) | 1989-01-30 | 1989-01-30 | Oscillation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021249A JP2602313B2 (en) | 1989-01-30 | 1989-01-30 | Oscillation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02202104A true JPH02202104A (en) | 1990-08-10 |
| JP2602313B2 JP2602313B2 (en) | 1997-04-23 |
Family
ID=12049791
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1021249A Expired - Fee Related JP2602313B2 (en) | 1989-01-30 | 1989-01-30 | Oscillation circuit |
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|---|---|
| JP (1) | JP2602313B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117713693A (en) * | 2023-12-18 | 2024-03-15 | 无锡德芯微电子有限公司 | High-side oscillating circuit of inductive sensor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6150406A (en) * | 1984-08-20 | 1986-03-12 | Toshiba Corp | One-terminal type oscillating circuit |
| JPS61267403A (en) * | 1985-05-22 | 1986-11-27 | Toshiba Corp | One terminal type oscillator circuit |
-
1989
- 1989-01-30 JP JP1021249A patent/JP2602313B2/en not_active Expired - Fee Related
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| CN117713693A (en) * | 2023-12-18 | 2024-03-15 | 无锡德芯微电子有限公司 | High-side oscillating circuit of inductive sensor |
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| JP2602313B2 (en) | 1997-04-23 |
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