JPH02202104A - 発振回路 - Google Patents
発振回路Info
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- JPH02202104A JPH02202104A JP2124989A JP2124989A JPH02202104A JP H02202104 A JPH02202104 A JP H02202104A JP 2124989 A JP2124989 A JP 2124989A JP 2124989 A JP2124989 A JP 2124989A JP H02202104 A JPH02202104 A JP H02202104A
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- 230000010355 oscillation Effects 0.000 title claims abstract description 35
- 239000003990 capacitor Substances 0.000 claims abstract description 10
- 230000003534 oscillatory effect Effects 0.000 abstract 1
- 239000000919 ceramic Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 101100025919 Mus musculus Ncoa6 gene Proteins 0.000 description 1
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- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は発振回路に係り、特にＦＭステレオ復調用集積
回路における位相同期ループ（ＰＬＬ）の電圧制御発振
器（ＶＣＯ）としてセラミック共振子等の共振子を用い
た１端子型の発振回路に関する。
回路における位相同期ループ（ＰＬＬ）の電圧制御発振
器（ＶＣＯ）としてセラミック共振子等の共振子を用い
た１端子型の発振回路に関する。
第２図に、従来の１端子型発振回路の回路図を示す。第
２図において、セラミック共振子Ｘを利用したｌ端子型
の発振回路本体３０が用いられている。
２図において、セラミック共振子Ｘを利用したｌ端子型
の発振回路本体３０が用いられている。
ここで、前記発振回路本体３０に動作バイアスを与える
ためのバイアス回路３１は、トランジスタ３２．乃至３
９からなる。またリアクタンス回路’４０は前記発振回
路本体３０の発振周波数を微調整するための回路である
。
ためのバイアス回路３１は、トランジスタ３２．乃至３
９からなる。またリアクタンス回路’４０は前記発振回
路本体３０の発振周波数を微調整するための回路である
。
発振回路本体３０は、共振子Ｘの並列共振周波数たとえ
ば４５６ｋＨｚで発振するものであって、差動対をなす
ｎｐｎ トランジスタ４１．４２と、定電流源用のｎ
ｐｎ ）ランジスタ４３と、カレントミラー型負荷をな
すｐｎｐ トランジスタ４４．４５と、２個のダイオ
ード４６．４７ と、１個の帰還コンデンサ４８とか
らなる。ここで、セラミック共振子Ｘは、ＬＣ発振回路
のＬＣ並列素子のようなバイパス効果はなく、発振のた
めに必要な正帰還は、帰還コンデンサ４８により行なわ
れる。
ば４５６ｋＨｚで発振するものであって、差動対をなす
ｎｐｎ トランジスタ４１．４２と、定電流源用のｎ
ｐｎ ）ランジスタ４３と、カレントミラー型負荷をな
すｐｎｐ トランジスタ４４．４５と、２個のダイオ
ード４６．４７ と、１個の帰還コンデンサ４８とか
らなる。ここで、セラミック共振子Ｘは、ＬＣ発振回路
のＬＣ並列素子のようなバイパス効果はなく、発振のた
めに必要な正帰還は、帰還コンデンサ４８により行なわ
れる。
第２図におけるセラミック発振子Ｘを用いた発振回路本
体３０で安定な発振動作を持続させるためには、発振回
路本体３０の増幅用トランジスタ４１．４２ が発振
停止状態でアクライブに動作していなければならない。
体３０で安定な発振動作を持続させるためには、発振回
路本体３０の増幅用トランジスタ４１．４２ が発振
停止状態でアクライブに動作していなければならない。
これを実現するために、次の２項が考えられる。
■ 増幅用トランジスタ４１．４２ に直流負帰還を
かけないで、トランジスタ４１．４２ 用の各バイアス
回路を全く対称に構成する。
かけないで、トランジスタ４１．４２ 用の各バイアス
回路を全く対称に構成する。
■ 増幅用トランジスタ４１，４２ のアクティブ動
作を保つように、直流負帰還回路を設ける。
作を保つように、直流負帰還回路を設ける。
前記■の構成は、第２図のバイアス回路３１で採用され
ているが、集積回路内の各素子の製造ばらつきが存在す
るので、安定な動作条件を得るのは困難である。即ち、
第２図においては、バイアス回路３１におけるバイアス
電流供給用のトランジスタ３６．３７ の各電流が等し
く、かつ発振回路３０における増幅用・定電流用のトラ
ンジスタ４１．４２，４３のｈＰＩが同一であることが
安定な発振を持続するための条件であるが、製造ばらつ
きがあり、前記条件を維持することは困難で、歩留りの
低下につながる。
ているが、集積回路内の各素子の製造ばらつきが存在す
るので、安定な動作条件を得るのは困難である。即ち、
第２図においては、バイアス回路３１におけるバイアス
電流供給用のトランジスタ３６．３７ の各電流が等し
く、かつ発振回路３０における増幅用・定電流用のトラ
ンジスタ４１．４２，４３のｈＰＩが同一であることが
安定な発振を持続するための条件であるが、製造ばらつ
きがあり、前記条件を維持することは困難で、歩留りの
低下につながる。
本発明の発振回路の構成は、バイアス回路が、容量を介
して、差動増幅回路に正帰還をかけ、前記差動増幅回路
には、安定発振するように直流負帰還回路が付加されて
いることを特徴とする。
して、差動増幅回路に正帰還をかけ、前記差動増幅回路
には、安定発振するように直流負帰還回路が付加されて
いることを特徴とする。
次に図面を参照しながら本発明を説明する◎第１図は本
発明の一実施例の発振回路を示す回路図である。第１図
において、 本発明の一実施例の発振回路は、第１極性の第１のトラ
ンジスタ１０と第２のトランジスタ１１のエミッタが共
通で第１の定電流源１３に接続され、第１のトランジス
タ１１０１７）コレクタに第１のトランジスタ１０と逆
極性の第２極性の第３のトランジスタ８のコレクタとベ
ースと＠２極性の第４のトランジスタ９のベースが接続
され、第３のトランジスタ８及び第４のトランジスタ９
のエミッタは第１の電源に接続され、第４のトランジス
タ９のコレクタが第２のトランジスタ１１のコレクタに
接続され、第２のトランジスタ１１のコレクタは、第１
極性の第５のトランジスタ２１のベースに接続され、第
５のトランジスタ２１のコレクタは、Ｍｌの電源に接続
され、第５のトランジスタ２１のエミッタに第１極性の
第６のトランジスタ２２のコレクタとベースとが接続さ
れ、第６のトランジスタ２２のエミッタに第２極性の第
７のトランジスタ２３のエミッタが接続され、第７のト
ランジスタ２３のベースとコレクタとは共通で第２の定
電流源２６に接続されている。第７のトランジスタ２３
のベースとコレクタは、さらに第１の抵抗２４を介して
前記第２のトランジスタ１１のベースに接続され、さら
に第２のトランジスタ１１のベースは、第１の容量２５
を介して第２の電源に接続され、第２極性の第８のトラ
ンジスタ１４のエミッタは第１の電源に接続され、第８
のトランジスタ１４のベースは、第１極性の第９のトラ
ンジスタＩ５のベースに接続し、ｐＪｃ９のトランジス
タ１５のコレクタは第１の電源に接続され、第８のトラ
ンジスタ１４のコレクタは第２の抵抗５を介して第３の
電源６に接続され、さら［８８のトランジスタ１４のコ
レクタは第２極性の第１Ｏのトランジスタ１６のエミッ
タに接続され、第１Ｏのトランジスタ１６のコレクタは
、第２の電源に接続され、第１０のトランジスタ１６ノ
ヘーｘｔｒｉｌＸｌ極性の第１１のトランジスタ１７ガ
ベースに接続され、さらに第１０のトランジスタ１６の
ベースは第２の容ｔ１２を介して第２のトランジスタ１
１のコレクタに接続され、第１１のトランジスタ１７の
コレクタは、第９のトランジスタ１５のエミッタに接続
され、第１１のトランジスタ１７のエミッタは第３の定
電流源１８に接続され、さらに第１１のトランジスタ１
７のエミッタは第３の抵抗１９を介して第１のトランジ
スタ１０のベースに接続され、第２のトランジスタ１１
のコレクタを出力端子７とし、出力端子７と第２の電源
との間に共振子Ｘを接続し、さらに出力端子７にリアク
タンス回路４に接続されている。
発明の一実施例の発振回路を示す回路図である。第１図
において、 本発明の一実施例の発振回路は、第１極性の第１のトラ
ンジスタ１０と第２のトランジスタ１１のエミッタが共
通で第１の定電流源１３に接続され、第１のトランジス
タ１１０１７）コレクタに第１のトランジスタ１０と逆
極性の第２極性の第３のトランジスタ８のコレクタとベ
ースと＠２極性の第４のトランジスタ９のベースが接続
され、第３のトランジスタ８及び第４のトランジスタ９
のエミッタは第１の電源に接続され、第４のトランジス
タ９のコレクタが第２のトランジスタ１１のコレクタに
接続され、第２のトランジスタ１１のコレクタは、第１
極性の第５のトランジスタ２１のベースに接続され、第
５のトランジスタ２１のコレクタは、Ｍｌの電源に接続
され、第５のトランジスタ２１のエミッタに第１極性の
第６のトランジスタ２２のコレクタとベースとが接続さ
れ、第６のトランジスタ２２のエミッタに第２極性の第
７のトランジスタ２３のエミッタが接続され、第７のト
ランジスタ２３のベースとコレクタとは共通で第２の定
電流源２６に接続されている。第７のトランジスタ２３
のベースとコレクタは、さらに第１の抵抗２４を介して
前記第２のトランジスタ１１のベースに接続され、さら
に第２のトランジスタ１１のベースは、第１の容量２５
を介して第２の電源に接続され、第２極性の第８のトラ
ンジスタ１４のエミッタは第１の電源に接続され、第８
のトランジスタ１４のベースは、第１極性の第９のトラ
ンジスタＩ５のベースに接続し、ｐＪｃ９のトランジス
タ１５のコレクタは第１の電源に接続され、第８のトラ
ンジスタ１４のコレクタは第２の抵抗５を介して第３の
電源６に接続され、さら［８８のトランジスタ１４のコ
レクタは第２極性の第１Ｏのトランジスタ１６のエミッ
タに接続され、第１Ｏのトランジスタ１６のコレクタは
、第２の電源に接続され、第１０のトランジスタ１６ノ
ヘーｘｔｒｉｌＸｌ極性の第１１のトランジスタ１７ガ
ベースに接続され、さらに第１０のトランジスタ１６の
ベースは第２の容ｔ１２を介して第２のトランジスタ１
１のコレクタに接続され、第１１のトランジスタ１７の
コレクタは、第９のトランジスタ１５のエミッタに接続
され、第１１のトランジスタ１７のエミッタは第３の定
電流源１８に接続され、さらに第１１のトランジスタ１
７のエミッタは第３の抵抗１９を介して第１のトランジ
スタ１０のベースに接続され、第２のトランジスタ１１
のコレクタを出力端子７とし、出力端子７と第２の電源
との間に共振子Ｘを接続し、さらに出力端子７にリアク
タンス回路４に接続されている。
即ち、本実施例の発振回路は、発振回路本体１゜高イン
ピーダンスバイアス回路２．直流負帰還回路３を含み、
構成される。
ピーダンスバイアス回路２．直流負帰還回路３を含み、
構成される。
ここで、一対のｎｐｎ トランジスタ１０，１１゜定電
流源１３． カレントミラー負荷回路となるｐｒｉｐ
トランジスタ８，９を含む差動増幅器を構成し、容量１
２により正帰還されており、ｎｐｎトランジスタ２１，
２２．ｐｎｐ トランジスタ２３゜定電流源２６．抵抗
２４．容量２５とを含み、構成されている直流負帰還回
路３により、直流負帰還をされている。ざらにｓ ｐｎ
ｐ）’ランラスタ１４．１６．ｎｐｎ ）ランジスタ
１５，１７．及び定電流源１８．抵抗５，１９．定電圧
源６を含み、構成される高インピーダンスバイアス回路
２によシ、容量１２を介して、トランジスタＩＯＫ正帰
還されており、さらにトランジスタ１１のコレクタ端子
からトランジスタ１１のベース端子への負帰還は、直流
負帰還回路３のエミッタフォロワを通して行なわれてい
る。
流源１３． カレントミラー負荷回路となるｐｒｉｐ
トランジスタ８，９を含む差動増幅器を構成し、容量１
２により正帰還されており、ｎｐｎトランジスタ２１，
２２．ｐｎｐ トランジスタ２３゜定電流源２６．抵抗
２４．容量２５とを含み、構成されている直流負帰還回
路３により、直流負帰還をされている。ざらにｓ ｐｎ
ｐ）’ランラスタ１４．１６．ｎｐｎ ）ランジスタ
１５，１７．及び定電流源１８．抵抗５，１９．定電圧
源６を含み、構成される高インピーダンスバイアス回路
２によシ、容量１２を介して、トランジスタＩＯＫ正帰
還されており、さらにトランジスタ１１のコレクタ端子
からトランジスタ１１のベース端子への負帰還は、直流
負帰還回路３のエミッタフォロワを通して行なわれてい
る。
これらＫよって、トランジスタ１１のコレクタ端子の出
力インピーダンスが高く保なれており、ここ（接続され
ているセラミック共振子ＸのＱが低下しない。またトラ
ンジスタ１１のベースにバイパス用容量２５が設けられ
ているので、交流分（発振周波数成分）が殆んどバイパ
スされて、直流成分のみが負帰還されることになる。
力インピーダンスが高く保なれており、ここ（接続され
ているセラミック共振子ＸのＱが低下しない。またトラ
ンジスタ１１のベースにバイパス用容量２５が設けられ
ているので、交流分（発振周波数成分）が殆んどバイパ
スされて、直流成分のみが負帰還されることになる。
そして、リアクタンス回路４に流れる電流が零の場合、
差動対のトランジスタ１０．１１ ａ、バランス状態
で安定に動作しくここで、定電流１８゜定電流２６が等
しいとする）、トランジスタ１０゜１１のベース電流は
等しく、トランジスタ１７のベース−エミッタ間電圧Ｖ
ＩＫとトランジスタ２工のＶＢＩＣは等しくなり、トラ
ンジスタ１６．トランジスタ２３のＶｉ＋ｚは等しくな
る。この為、発振回路本体ｌの出力端子７は、直流電圧
源６よｊ５）ランジスタ２２のＶＢＫ分だけ高い安定な
電位に固定されることになり、直流電圧源６の電位によ
り出力端子７の基準電位を容易に設定できる。
差動対のトランジスタ１０．１１ ａ、バランス状態
で安定に動作しくここで、定電流１８゜定電流２６が等
しいとする）、トランジスタ１０゜１１のベース電流は
等しく、トランジスタ１７のベース−エミッタ間電圧Ｖ
ＩＫとトランジスタ２工のＶＢＩＣは等しくなり、トラ
ンジスタ１６．トランジスタ２３のＶｉ＋ｚは等しくな
る。この為、発振回路本体ｌの出力端子７は、直流電圧
源６よｊ５）ランジスタ２２のＶＢＫ分だけ高い安定な
電位に固定されることになり、直流電圧源６の電位によ
り出力端子７の基準電位を容易に設定できる。
また、リアクタンス回路４！′ｃオフセツト電流がある
場合、たとえばオフセット電流によシトランジスタ１１
のコレクタ端子の出力直流電圧が下がり、直流負帰還回
路３によって帰還されるトランジスタｌｌのベース電位
も下がり、トランジスタ１０のコレクタ電流が増加し、
カレントミラー負荷回路であるトランジスタ８，９の電
流が増加する。その結果、差動対のトランジスタｉｏ、
ｉｉのコレクタ電流の差が、前記オフセット電流に等し
い状態で安定になる。
場合、たとえばオフセット電流によシトランジスタ１１
のコレクタ端子の出力直流電圧が下がり、直流負帰還回
路３によって帰還されるトランジスタｌｌのベース電位
も下がり、トランジスタ１０のコレクタ電流が増加し、
カレントミラー負荷回路であるトランジスタ８，９の電
流が増加する。その結果、差動対のトランジスタｉｏ、
ｉｉのコレクタ電流の差が、前記オフセット電流に等し
い状態で安定になる。
換言すれば、オフセット１！流が定電流源１３の電流よ
り大きくならない限り、差動対のトランジスタ１０．１
１ は、アクティブに動作し、安定な発振を持続する
ことができる。
り大きくならない限り、差動対のトランジスタ１０．１
１ は、アクティブに動作し、安定な発振を持続する
ことができる。
以上述べたように、本発明は、直流負帰還回路を設ける
ことによって、回路素子のバラツキに対しても安定な直
流動作電圧が得られるので、安定な発振動作が可能とな
り、発振周波数をバイパスさせる方式と高インピーダン
スバイアス回路とを有しているから、より安定な発振動
作を可能とする効果がある。
ことによって、回路素子のバラツキに対しても安定な直
流動作電圧が得られるので、安定な発振動作が可能とな
り、発振周波数をバイパスさせる方式と高インピーダン
スバイアス回路とを有しているから、より安定な発振動
作を可能とする効果がある。
第１図は本発明の一実施例の１端子型発振回路を示す回
路図、第２図は従来の１端子型発振回路を示す回路図で
ある。
路図、第２図は従来の１端子型発振回路を示す回路図で
ある。
１・・・・・・発振回路本体、２・・・・・・高インピ
ーダンスバイアス回路、３・・・・・・直流負帰還回路
、４，４゜・・・・・・リアクタ／ス回路、５，１９，
２４．４９・・・・・・抵抗、６・・・・・・直流電圧
源、７，５ｏ・・・・・・出力端子、８、９．１０．１
１．１４．１５．１６．１７．２１゜２２．２３．３２
〜３９．４１〜４５・・・・・・ト−）／ジスタ、１２
．４８ ・・・・・・帰還容量、１３，１８．２６°°
・・・・定電流源、２５・・・・・・バイパス容量、４
６．４７・・・・・・ダイオード。
ーダンスバイアス回路、３・・・・・・直流負帰還回路
、４，４゜・・・・・・リアクタ／ス回路、５，１９，
２４．４９・・・・・・抵抗、６・・・・・・直流電圧
源、７，５ｏ・・・・・・出力端子、８、９．１０．１
１．１４．１５．１６．１７．２１゜２２．２３．３２
〜３９．４１〜４５・・・・・・ト−）／ジスタ、１２
．４８ ・・・・・・帰還容量、１３，１８．２６°°
・・・・定電流源、２５・・・・・・バイパス容量、４
６．４７・・・・・・ダイオード。
代理人 弁理士 内 原 晋
第
」
Claims (1)
- バイアス回路が、容量を介して、差動増幅回路に正帰還
をかけ、前記差動増幅回路には、安定発振するように直
流負帰還回路が付加されていることを特徴とする発振回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021249A JP2602313B2 (ja) | 1989-01-30 | 1989-01-30 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021249A JP2602313B2 (ja) | 1989-01-30 | 1989-01-30 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02202104A true JPH02202104A (ja) | 1990-08-10 |
| JP2602313B2 JP2602313B2 (ja) | 1997-04-23 |
Family
ID=12049791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1021249A Expired - Fee Related JP2602313B2 (ja) | 1989-01-30 | 1989-01-30 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2602313B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117713693A (zh) * | 2023-12-18 | 2024-03-15 | 无锡德芯微电子有限公司 | 一种电感式传感器高边振荡电路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6150406A (ja) * | 1984-08-20 | 1986-03-12 | Toshiba Corp | １端子型発振回路 |
| JPS61267403A (ja) * | 1985-05-22 | 1986-11-27 | Toshiba Corp | １端子型発振回路 |
-
1989
- 1989-01-30 JP JP1021249A patent/JP2602313B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6150406A (ja) * | 1984-08-20 | 1986-03-12 | Toshiba Corp | １端子型発振回路 |
| JPS61267403A (ja) * | 1985-05-22 | 1986-11-27 | Toshiba Corp | １端子型発振回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117713693A (zh) * | 2023-12-18 | 2024-03-15 | 无锡德芯微电子有限公司 | 一种电感式传感器高边振荡电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2602313B2 (ja) | 1997-04-23 |
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