JPH02202773A - マルチチップ・ラインセンサの残光補正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、文字読取り装置などを構成するマルチチップ
・ラインセンサに利用される残光補正回路に関するもの
である。

（従来の技術） 文字読取り装置などに使用されるマルチチップ・ライン
センサでは、チップごとの空間的ずれを補正するために
複数段のアナログ・ラインメモリが内蔵されている。

（発明が解決しようとする課題） 上記従来のマルチチップ・ラインセンサでは、内蔵のア
ナログ・ラインメモリの転送効率が不十分なため、読取
った光信号のレベルが１ライン前の光信号のレベルの影
響を受ける現象、いわゆる残光の現象が発生するという
問題がある。この残光のもとでは、文字認識用などの高
品位のイメージ情報を得ることが困難になる。

（課題を解決するための手段） 本発明に係わるマルチチップ・ラインセンサの残光補正
回路は、アナログ・ラインメモリとアナログ・シフトレ
ジスタとを経て１ライン分の画素信号を直列形式で出力
するマルチチップ・ラインセンサの各チップに対応して
設置され、１ライン分のアナログ画素信号をサンプル・
ホールドしディジタル画素信号列に変換する変換手段と
、このディジタル画素信号列を１ライン分遅延させ、係
数を乗じる遅延・係数手段と、この遅延され係数の乗じ
られたディジタル画素信号列を上記変換手段の出力であ
るディジタル画素信号列から減算する減算手段とを備え
、簡易な構成のもとて残光を十分に低減できるように構
成されている。

以下、本発明の作用を実施例と共に詳細に説明する。

（実施例） 第１図は、本発明の一実施例に係わるマルチチップ・ラ
インセンサの残光補正回路を１チップ分について示すブ
ロック図であり、ＩＮは残光補正対象のアナログ画素信
号の入力端子、１１はサンプル・ホールド回路、１２は
Ａ／Ｄ変換回路、１３は減算回路、１４は１ライン遅延
回路、１５は係数回路、ＯＵＴは残光補正済みのディジ
タル画素信号列の出力端子である。

この残光補正回路１０は、前段に設置されるマルチチッ
プ・ラインセンサのチップごとに設置されており、対応
のチップのラインセンサＬＳから入力端子ＩＮに供給さ
れるアナログ画素信号に残光補正を施して出力端子ＯＵ
Ｔに出力する。

各チップ内のラインセンサは、第２図に示すように、受
光素子列２１と、空間的なずれを罪整するための４段接
続のアナログ・ラインメモリ２２〜２４と、並列／直列
変換用のアナログ・シフトレジスタ２５とを備え、転送
効率の低さのために比較的大きな残光成分を含むアナロ
グ画素信号を出力端子２６に出力する。

第３図の波形図に示すように、残光補止回路ＩＯの入力
端子ＩＮに供給される１ライン周期のアナログ画素信号
（Ｂ）は、ラインセンサの近傍に設置されている照明用
の発恍ダイオード・アレイ（図示せず）に対する動作開
始指令（Ａ）の立上りと同時に立上がる。１９４７分の
アナログ画素信号（Ｂ）は、サンプル・ホールド回路１
１でサンプル・ホールドされて階段状波形の画素信号（
Ｃ）となり、後段のＡ／Ｄ変換回路１２においてディジ
タル画素信号列（Ｄ）に変換される。第５図の例では、
１ライン分がそれぞれ「５０」や「６０１などの１０進
数で表示されるレベルを有する１０個の画素信号で構成
されている。

このディジタル画素信号列（Ｄ）は、減算回路１３の加
算側入力端子に供給されると共に、１ライン遅延回路Ｉ
４にも供給される。１ライン遅延回路１４から出力され
る１ライン前のディジタル画素信号列（Ｅ）は、ＲＯＭ
などで構成される係数回路１５において残光特性に合わ
せて設定された適宜な係数、（第３図の例では０．２）
が乗ぜられ、ディジタル画素信号列（Ｆ）となって減算
回路１３の減算側入力端子に供給される。減算回路１３
において、残光補正前のディジタル画素信号列（Ｄ）か
ら残光補正用のディジタル画素信号列（Ｆ）が減算され
、残光補正済みのディジタル画素信号列（Ｇ）が出力端
子ＯＵＴに出力される。

第３図の例では、直前のラインの各画素信号のレベルの
２０％が残光として直後のラインの対応の画素信号のレ
ベルに漏れ込んでいると見做される。このため、■ライ
ン遅延回路１４と係数回路１５とによって直前のライン
の各画素信号のレベルの２０％か疑似残光レベルとして
作成され、これが減算回路の加算端子に供給される現ラ
インの画素信号レベルから減算されることにより、残光
の補正が行われる。

係数回路１５の係数価を残光の発生状況に応じて外部か
ら調整可能としてもよい。

また、ディジタル画素信号列に対する１ライン分の遅延
、係数の乗算及びライン間の減算は、専用のハードウェ
アで実現してもよいし、マイクロプロセッサなどを用い
て汎用のソフトウェアで実現してもよい。

（発明の効果） 以上詳細に説明したように、本発明の残光補正回路によ
れば、１ライン分のアナログ画素信号をサンプル・ホー
ルドしディジタル画素信号列に変換する変換手段と、こ
のディジタル画素信号列を１ライン分遅延させ、係数を
乗じる遅延・係数手段と、この遅延され係数の乗じられ
たディジタル画素信号列を上記変換手段の出力であるデ
ィジタル画素信号列から減算する減算手段とを備える構
成であるから、簡易な構成のもとて残光の影響を十分に
低減でき、文字認識用など高品位のイメージ情報を得る
ことができるという効果が奏される。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるマルチチップ・ライ
ンセンサの残光補正回路の構成を１チップ分のラインセ
ンサについて示すブロック図、第２図は残光補正対象の
アナログ画素信号を出力するｌチン１分のラインセンサ
の構成を例示するブロック図、第３図は第１図の残光補
正回路の動作を説明するための波形図である。 ＩＮ・・・入力端子、１１・・・サンプル・ホールド回
路、１２・・・Ａ／Ｄ変換回路、１３・・・減算回路、
１４・・・１ライン遅延回路、１５・・・係数回路、０
ｔＪＴ・・・出力端子。

Claims (1)

1. 【特許請求の範囲】 アナログ・ラインメモリとアナログ・シフトレジスタと
   を経て１ライン分の画素信号列を直列形式で出力するマ
   ルチチップ・ラインセンサの各チップに対応して設置さ
   れ、対応のチップから出力される１ライン分の画素信号
   列に対して残光補正を行う回路であって、 １ライン分のアナログ画素信号をサンプル・ホールドし
   ディジタル画素信号列に変換する変換手段と、 このディジタル画素信号列を１ライン分遅延させ０より
   も大きく１よりも小さな係数を乗じる遅延・係数手段と
   、 この遅延され係数の乗じられたディジタル画素信号列を
   前記変換手段の出力であるディジタル画素信号列から減
   算する減算手段とを備えたことを特徴とするマルチチッ
   プ・ラインセンサの残光補正回路。