JPH02203614A - 半導体論理回路 - Google Patents
半導体論理回路Info
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- JPH02203614A JPH02203614A JP1024543A JP2454389A JPH02203614A JP H02203614 A JPH02203614 A JP H02203614A JP 1024543 A JP1024543 A JP 1024543A JP 2454389 A JP2454389 A JP 2454389A JP H02203614 A JPH02203614 A JP H02203614A
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- transistor
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、バイポーラ（Ｂｉ）素子と絶縁ゲート型（Ｍ
ＯＳ）素子とを混載したＢ１−ＭＯＳ型半導体集積回路
に形成されるＢ１−ＭＯＳ型の半導体論理回路に係り、
特にＤ型マスタースレーブフリップフロップ回路やＤ型
ラッチ回路等に使用される半導体論理回路に関する。
ＯＳ）素子とを混載したＢ１−ＭＯＳ型半導体集積回路
に形成されるＢ１−ＭＯＳ型の半導体論理回路に係り、
特にＤ型マスタースレーブフリップフロップ回路やＤ型
ラッチ回路等に使用される半導体論理回路に関する。
（従来の技術）
Ｂｉ−ＣＭＯＳ型の半導体論理回路は、出力段に設けら
れたバイポーラトランジスタをＭＯＳトランジスタを用
いて導通制御するものであり、特にＣＭＯ３素子を用い
て導通制御することにより消費電流の低減化が可能にな
ると共に、バイポーラトランジスタによる動作の高速化
および高負荷駆動能力が可能になる。
れたバイポーラトランジスタをＭＯＳトランジスタを用
いて導通制御するものであり、特にＣＭＯ３素子を用い
て導通制御することにより消費電流の低減化が可能にな
ると共に、バイポーラトランジスタによる動作の高速化
および高負荷駆動能力が可能になる。
このようなり １−ＣＭＯＳ型の半導体論理回路の一例
として、本願出願人の出願に係る特願昭６２−２４６７
５１号の論理回路を第３図に示している。この論理回路
は、第１のクロック信号φにより導通制御されるｍｌの
ＮチャネルＭＯＳトランジスタＮ１と入力信号りにより
導通制御される第２のＮチャネルＭＯＳ）ランジスタＮ
２とを直列に接続し、第１のクロック信号φとは逆相レ
ベルの第２のクロック信号岡により導通制御される第３
のＮチャネルＭＯＳトランジスタＮ３とゲートに第１の
ＮチャネルＭＯＳ）ランジスタＮ１の一端の電位が反転
されて与えられる第４のＮチャネルＭＯＳ）ランジスタ
Ｎ４とを直列に接続し、この直列に接続された第１のＮ
チャネルＭＯＳ）ランジスタＮ１および第２のＮチャネ
ルＭＯＳ）ランジスタＮ２と上記直列に接続された第３
のＮチャネルＭＯＳ）ランジスタＮ３および第４のＮチ
ャネルＭＯＳトランジスタＮ４を並列に接続し、一方の
並列接続点（ａ点）を抵抗Ｒを介して高電位側のＶ ｃ
ｃｆｌｓ源に接続してなる入力部１と、上記一方の並列
接続点（ａ点）にベースが接続される第１のバイポーラ
トランジスタＱ１と他方の並列接続点（ｂ点）にベース
が接続される例えばショットキーバリヤ型の第２のバイ
ポーラトランジスタＱ２とをＶＣＣ電源と低電位（接地
電位ＧＮＤ）側の電源との間にトーテムポール接続して
なり、第１のバイポーラトランジスタＱ１と第２のバイ
ポーラトランジスタＱ２との接続点（出力端）から出力
信号ＯＵＴが取出される出力部■を具備してなることを
特徴とするものである。
として、本願出願人の出願に係る特願昭６２−２４６７
５１号の論理回路を第３図に示している。この論理回路
は、第１のクロック信号φにより導通制御されるｍｌの
ＮチャネルＭＯＳトランジスタＮ１と入力信号りにより
導通制御される第２のＮチャネルＭＯＳ）ランジスタＮ
２とを直列に接続し、第１のクロック信号φとは逆相レ
ベルの第２のクロック信号岡により導通制御される第３
のＮチャネルＭＯＳトランジスタＮ３とゲートに第１の
ＮチャネルＭＯＳ）ランジスタＮ１の一端の電位が反転
されて与えられる第４のＮチャネルＭＯＳ）ランジスタ
Ｎ４とを直列に接続し、この直列に接続された第１のＮ
チャネルＭＯＳ）ランジスタＮ１および第２のＮチャネ
ルＭＯＳ）ランジスタＮ２と上記直列に接続された第３
のＮチャネルＭＯＳ）ランジスタＮ３および第４のＮチ
ャネルＭＯＳトランジスタＮ４を並列に接続し、一方の
並列接続点（ａ点）を抵抗Ｒを介して高電位側のＶ ｃ
ｃｆｌｓ源に接続してなる入力部１と、上記一方の並列
接続点（ａ点）にベースが接続される第１のバイポーラ
トランジスタＱ１と他方の並列接続点（ｂ点）にベース
が接続される例えばショットキーバリヤ型の第２のバイ
ポーラトランジスタＱ２とをＶＣＣ電源と低電位（接地
電位ＧＮＤ）側の電源との間にトーテムポール接続して
なり、第１のバイポーラトランジスタＱ１と第２のバイ
ポーラトランジスタＱ２との接続点（出力端）から出力
信号ＯＵＴが取出される出力部■を具備してなることを
特徴とするものである。
なお、通常、上記出力端には負荷（図示せず）の容量が
存在する。また、ＰＤは第２のバイポーラトランジスタ
Ｑ２と接地電位ＧＮＤとの間に接続されたプルダウン回
路であり、この第２のバイポーラトランジスタＱ２が導
通状態から非導通状態になる時にそのベース電荷を引抜
いて動作を高速化するために設けられている。また、第
１のバイポーラトランジスタＱｌは、必要に応じて、ダ
ーリントン接続されたバイポーラトランジスタが用いら
れることもある。
存在する。また、ＰＤは第２のバイポーラトランジスタ
Ｑ２と接地電位ＧＮＤとの間に接続されたプルダウン回
路であり、この第２のバイポーラトランジスタＱ２が導
通状態から非導通状態になる時にそのベース電荷を引抜
いて動作を高速化するために設けられている。また、第
１のバイポーラトランジスタＱｌは、必要に応じて、ダ
ーリントン接続されたバイポーラトランジスタが用いら
れることもある。
いま、第３図の論理回路を、第４図に示すよう・にＤ型
マスタースレーブフリップフロップ回路の出力回路部に
応用する場合を考える。ここで、マスター回路ＭＳは、
データ信号りが入力し、第１のクロック信号ＣＫにより
導通制御される第１のクロックドインバータ３１と、こ
の第１のクロックドインバータ３１の出力が入力する第
１のＣＭＯＳインバータ３２と、この第１のＣＭＯＳイ
ンバータ３２の出力端と入力端との間に接続され、第１
のクロック信号ＣＫとは逆相レベルの第２のクロック信
号ＣＫにより導通制御される第２のクロックドインバー
タ３３とからなる。
マスタースレーブフリップフロップ回路の出力回路部に
応用する場合を考える。ここで、マスター回路ＭＳは、
データ信号りが入力し、第１のクロック信号ＣＫにより
導通制御される第１のクロックドインバータ３１と、こ
の第１のクロックドインバータ３１の出力が入力する第
１のＣＭＯＳインバータ３２と、この第１のＣＭＯＳイ
ンバータ３２の出力端と入力端との間に接続され、第１
のクロック信号ＣＫとは逆相レベルの第２のクロック信
号ＣＫにより導通制御される第２のクロックドインバー
タ３３とからなる。
また、スレーブ回路ＳＬは、マスター回路ＭＳの出力Ｘ
が入力し、′ＷＳ２のクロック信号ＣＫにより導通制御
される第３のクロックドインバータ３４と、この第３の
クロックドインバータ３４の出力が人力する第２のＣＭ
ＯＳインバータ３５と、この第２のＣＭＯＳインバー
タ３５の出力端と入力端との間に接続され、第１のクロ
ック信号ＣＫにより導通制御される第４のクロックドイ
ンバータ３６とからなる。
が入力し、′ＷＳ２のクロック信号ＣＫにより導通制御
される第３のクロックドインバータ３４と、この第３の
クロックドインバータ３４の出力が人力する第２のＣＭ
ＯＳインバータ３５と、この第２のＣＭＯＳインバー
タ３５の出力端と入力端との間に接続され、第１のクロ
ック信号ＣＫにより導通制御される第４のクロックドイ
ンバータ３６とからなる。
そして、論理回路部ＬＧは、第１のＮチャネルＭＯＳト
ランジスタＮ、のゲート入力としてスレーブ回路ＳＬの
出力Ｙが入力し、第２のＮチャネルＭＯＳトランジスタ
Ｎ２のゲート入力として第１のクロック信号ＣＫが入力
し、第３のＮチャネルＭＯＳトランジスタＮ３のゲート
入力として第２のクロック信号ＣＫが入力し、第４のＮ
チャネルＭＯＳトランジスタＮ４のゲート入力としてマ
スター回路ＭＳの出力Ｘが入力するように接続されてい
る。
ランジスタＮ、のゲート入力としてスレーブ回路ＳＬの
出力Ｙが入力し、第２のＮチャネルＭＯＳトランジスタ
Ｎ２のゲート入力として第１のクロック信号ＣＫが入力
し、第３のＮチャネルＭＯＳトランジスタＮ３のゲート
入力として第２のクロック信号ＣＫが入力し、第４のＮ
チャネルＭＯＳトランジスタＮ４のゲート入力としてマ
スター回路ＭＳの出力Ｘが入力するように接続されてい
る。
なお、第１のクロック信号ＣＫおよび第２のクロック信
号ＣＫは、クロック信号発生回路ＣＧから供給される。
号ＣＫは、クロック信号発生回路ＣＧから供給される。
このクロック信号発生回路ＣＧは、クロック信号ＣＫを
三段のＣＭＯＳインバータ（第３のＣＭＯＳインバータ
３７〜第５のインバータ３９）を介して反転してクロッ
ク信号ＣＫとは逆相の第１のクロック信号ＣＫとして供
給し、第３のＣＭＯＳインバータ３７の出力を第６のＣ
ＭＯＳインバータ４０で反転してクロック信号ＣＫとは
同相の第２のクロック信号ＣＫとして供給している。
三段のＣＭＯＳインバータ（第３のＣＭＯＳインバータ
３７〜第５のインバータ３９）を介して反転してクロッ
ク信号ＣＫとは逆相の第１のクロック信号ＣＫとして供
給し、第３のＣＭＯＳインバータ３７の出力を第６のＣ
ＭＯＳインバータ４０で反転してクロック信号ＣＫとは
同相の第２のクロック信号ＣＫとして供給している。
第５図は、上記り型フリップフロップ回路の動作波形の
一例を示しており、第１のクロック信号ＣＫの立上がり
によりデータ信号りのレベルをマスター回路ＭＳに取込
むと共にスレーブ回路ＳＬの出力Ｙのレベルをラッチし
、第２のクロック信号ＣＫの立上がりによりマスター回
路ＭＳの出力Ｘのレベルをラッチすると共にスレーブ回
路ＳＬに取込むので、マスター回路ＭＳが読込みモード
の時にはスレーブ回路ＳＬがラッチモードになり、マス
ター回路ＭＳがラッチモードの時にはスレーブ回路ＳＬ
が読込みモードになる。
一例を示しており、第１のクロック信号ＣＫの立上がり
によりデータ信号りのレベルをマスター回路ＭＳに取込
むと共にスレーブ回路ＳＬの出力Ｙのレベルをラッチし
、第２のクロック信号ＣＫの立上がりによりマスター回
路ＭＳの出力Ｘのレベルをラッチすると共にスレーブ回
路ＳＬに取込むので、マスター回路ＭＳが読込みモード
の時にはスレーブ回路ＳＬがラッチモードになり、マス
ター回路ＭＳがラッチモードの時にはスレーブ回路ＳＬ
が読込みモードになる。
この場合、論理回路部ＬＧにおいては、出力信号ＯＵＴ
が“１”状態の場合に、第２のクロック信号ＣＫが“１
“レベルになった時（読込みモードになった時）にマス
ター回路ＭＳの出力Ｘが“１“レベルになっていると、
この″１″レベルを読込んでその反転レベル“０°を出
力する。即ち、この時、第３のＮチャネルＭＯＳトラン
ジスタＮ３および第４のＮチャネルＭＯＳトランジスタ
Ｎ−ｔがそれぞれ導通し、ａ点およびｂ点の電位は第２
のバイポーラトランジスタＱ２のベース・エミッタ間電
圧程度まで低下すると共に、Ｖ ＣＣ電位からこれらの
２個のＭＯＳトランジスタＮ３およびＮ１を通して第２
のバイポーラトランジスタＱ２にベース電流が供給され
、同時に第１のバイポーラトランジスタＱ１のベース電
荷が引抜かれる。これにより、第１のバイポーラトラン
ジスタＱ１は非導通状態になり、第２のバイポーラトラ
ンジスタＱ２は導通状態になり、出力信号ＯＵＴは“０
” （’Ｌ’ ）状態になる。
が“１”状態の場合に、第２のクロック信号ＣＫが“１
“レベルになった時（読込みモードになった時）にマス
ター回路ＭＳの出力Ｘが“１“レベルになっていると、
この″１″レベルを読込んでその反転レベル“０°を出
力する。即ち、この時、第３のＮチャネルＭＯＳトラン
ジスタＮ３および第４のＮチャネルＭＯＳトランジスタ
Ｎ−ｔがそれぞれ導通し、ａ点およびｂ点の電位は第２
のバイポーラトランジスタＱ２のベース・エミッタ間電
圧程度まで低下すると共に、Ｖ ＣＣ電位からこれらの
２個のＭＯＳトランジスタＮ３およびＮ１を通して第２
のバイポーラトランジスタＱ２にベース電流が供給され
、同時に第１のバイポーラトランジスタＱ１のベース電
荷が引抜かれる。これにより、第１のバイポーラトラン
ジスタＱ１は非導通状態になり、第２のバイポーラトラ
ンジスタＱ２は導通状態になり、出力信号ＯＵＴは“０
” （’Ｌ’ ）状態になる。
なお、この読込みモードになった時、第１のクロック信
号ＣＫは“０”レベルであるので、第２のＮチャネルＭ
ＯＳトランジスタＮ２は非導通状態になっており、第１
のＮチャネルＭＯＳトランジスタＮｌも非導通状態にな
っている。また、この状態では、第２のクロック信号Ｃ
Ｋが“１ルベルになった時にマスター回路ＭＳの出力Ｘ
の１”レベルを読込んだスレーブ回路ＳＬの出力Ｙが″
１ルベルになっている。
号ＣＫは“０”レベルであるので、第２のＮチャネルＭ
ＯＳトランジスタＮ２は非導通状態になっており、第１
のＮチャネルＭＯＳトランジスタＮｌも非導通状態にな
っている。また、この状態では、第２のクロック信号Ｃ
Ｋが“１ルベルになった時にマスター回路ＭＳの出力Ｘ
の１”レベルを読込んだスレーブ回路ＳＬの出力Ｙが″
１ルベルになっている。
次に、第１のクロック信号ＣＫが“１°レベルになる（
ラッチモードになる）と、第１のＮチャネルＭＯＳトラ
ンジスタＮ】および第２のＮチャネルＭＯＳトランジス
タＮ２がそれぞれ導通し、ｆｆ１ｌのバイポーラトラン
ジスタＱ１の非導通状態、第２のバイポーラトランジス
タＱ２の導通状態、出力信号ＯＵＴの°０“ （“Ｌ”
）状態を保持する。このように出力信号ＯＵＴが“０”
状態の場合に、再び第２のクロック信号ＣＫが“１”レ
ベルになった時（読込みモードになった時）にマスター
回路ＭＳの出力Ｘが′１“レベルになっていると、再び
前記したように“１“レベルを読込んで出力レベル“０
“を保持する。
ラッチモードになる）と、第１のＮチャネルＭＯＳトラ
ンジスタＮ】および第２のＮチャネルＭＯＳトランジス
タＮ２がそれぞれ導通し、ｆｆ１ｌのバイポーラトラン
ジスタＱ１の非導通状態、第２のバイポーラトランジス
タＱ２の導通状態、出力信号ＯＵＴの°０“ （“Ｌ”
）状態を保持する。このように出力信号ＯＵＴが“０”
状態の場合に、再び第２のクロック信号ＣＫが“１”レ
ベルになった時（読込みモードになった時）にマスター
回路ＭＳの出力Ｘが′１“レベルになっていると、再び
前記したように“１“レベルを読込んで出力レベル“０
“を保持する。
この後、マスター回路ＭＳの出力Ｘに“０”レベルが現
れた時、第４のＮチャネルＭＯＳ）ランジスタＮ４が非
導通状態になり、さらに、第２のクロック信号ＣＫが“
１ルベルになった時（読込みモードになった時）にマス
ター回路ＭＳの出力Ｘの“０゛レベルを読込んでスレー
ブ回路ＳＬの出力Ｙが“０“レベルになると、論理回路
部ＬＧは“０”レベルを読込んでその反転レベル“１”
を出力するようになる。即ち、この時、スレーブ回路Ｓ
Ｌの出力Ｙの“０°レベルにより第１のＮチャネルＭＯ
Ｓ）ランジスタＮ、が非導通状態になり、これにより、
ａ点の電位は抵抗Ｒを介してｖｃｅ電位にプルアップさ
れると共に、ｂ点の電位はプルダウン回路ＰＤにより接
地電位にプルダウンされるので、第１のバイポーラトラ
ンジスタＱ１は導通状態になり、第２のバイポーラトラ
ンジスタＱ２は非導通状態になり、出力信号ＯＵＴは“
１” （“Ｈ”）状態になる。
れた時、第４のＮチャネルＭＯＳ）ランジスタＮ４が非
導通状態になり、さらに、第２のクロック信号ＣＫが“
１ルベルになった時（読込みモードになった時）にマス
ター回路ＭＳの出力Ｘの“０゛レベルを読込んでスレー
ブ回路ＳＬの出力Ｙが“０“レベルになると、論理回路
部ＬＧは“０”レベルを読込んでその反転レベル“１”
を出力するようになる。即ち、この時、スレーブ回路Ｓ
Ｌの出力Ｙの“０°レベルにより第１のＮチャネルＭＯ
Ｓ）ランジスタＮ、が非導通状態になり、これにより、
ａ点の電位は抵抗Ｒを介してｖｃｅ電位にプルアップさ
れると共に、ｂ点の電位はプルダウン回路ＰＤにより接
地電位にプルダウンされるので、第１のバイポーラトラ
ンジスタＱ１は導通状態になり、第２のバイポーラトラ
ンジスタＱ２は非導通状態になり、出力信号ＯＵＴは“
１” （“Ｈ”）状態になる。
しかし、出力信号ＯＵＴが“Ｈ１状態になる直前までは
第１のＮチャネルＭＯＳ）ランジスタＮ１が導通状態に
なっており、この第１のＮチャネルＭＯＳ）ランジスタ
Ｎ、と第２のＮチャネルＭＯＳ）ランジスタＮ２との直
列接続点の寄生容量ＣがＶｃｅ電位から抵抗Ｒを介して
流れる電流により充電されている。そして、この状態で
前記したようにスレーブ回路ＳＬの出力Ｙの°０“レベ
ルにより第１のＮチャネルＭＯＳ）ランジスタＮ１が非
導通状態になって出力信号ＯＵＴが°Ｈ”状態になった
後に、再び第１のクロック信号ＣＫが“１”レベルにな
る（ラッチモードになる）ことにより第２のＮチャネル
ＭＯＳ）ランジスタＮ２が導通すると、この第２のＮチ
ャネルＭ ＯＳトランジスタＮ２を通して寄生容ｆｆ１
Ｃの蓄積電荷が放電し、第４図中に点線で示すように、
この放？ＩＳ？Ｍ流が第２のバイポーラトランジスタＱ
２にベース電流として供給されるようになる。
第１のＮチャネルＭＯＳ）ランジスタＮ１が導通状態に
なっており、この第１のＮチャネルＭＯＳ）ランジスタ
Ｎ、と第２のＮチャネルＭＯＳ）ランジスタＮ２との直
列接続点の寄生容量ＣがＶｃｅ電位から抵抗Ｒを介して
流れる電流により充電されている。そして、この状態で
前記したようにスレーブ回路ＳＬの出力Ｙの°０“レベ
ルにより第１のＮチャネルＭＯＳ）ランジスタＮ１が非
導通状態になって出力信号ＯＵＴが°Ｈ”状態になった
後に、再び第１のクロック信号ＣＫが“１”レベルにな
る（ラッチモードになる）ことにより第２のＮチャネル
ＭＯＳ）ランジスタＮ２が導通すると、この第２のＮチ
ャネルＭ ＯＳトランジスタＮ２を通して寄生容ｆｆ１
Ｃの蓄積電荷が放電し、第４図中に点線で示すように、
この放？ＩＳ？Ｍ流が第２のバイポーラトランジスタＱ
２にベース電流として供給されるようになる。
これにより、この放電期間だけ第２のバイポーラトラン
ジスタＱ２が導通状態になり、この時に導通状態になっ
ている第１のバイポーラトランジスタＱ１、および第２
のバイポーラ］・ランジスタＱ２を通してＶｃｃ電源と
接地電位ＧＮＤとの間に貫通電流が流れてしまい、第５
図中に点線で示すように、出力信号ＯＵＴの“Ｈ″レベ
ル０．５Ｖ程度低下してしまう。
ジスタＱ２が導通状態になり、この時に導通状態になっ
ている第１のバイポーラトランジスタＱ１、および第２
のバイポーラ］・ランジスタＱ２を通してＶｃｃ電源と
接地電位ＧＮＤとの間に貫通電流が流れてしまい、第５
図中に点線で示すように、出力信号ＯＵＴの“Ｈ″レベ
ル０．５Ｖ程度低下してしまう。
（発明が解決しようとする課届）
上記したように従来のＢｉ−ＣＭＯ３型の半導体論理回
路は、出力信号が“Ｈ″状態なった直後のラッチモード
時に、第１のクロック信号ＣＫにより導通する第２のＮ
チャネルＭＯＳトランジスタＮ２を通して寄生容量Ｃの
蓄積電荷が放電し、この放電電流が第２のバイポーラト
ランジスタＱ２にベース電流として供給されるようにな
り、この放電期間だけ第２のバイポーラトランジスタＱ
２が導通状態になり、この時に導通状態になっている第
１のバイポーラトランジスタＱｌおよび第２のバイポー
ラトランジスタＱ２を通してＶＣＣ電源と接地電位ＧＮ
Ｄとの間に貫通電流か流れてしまい、出力信号の“Ｈ″
レベル０．５Ｖ程度低下してしまうという問題があった
。
路は、出力信号が“Ｈ″状態なった直後のラッチモード
時に、第１のクロック信号ＣＫにより導通する第２のＮ
チャネルＭＯＳトランジスタＮ２を通して寄生容量Ｃの
蓄積電荷が放電し、この放電電流が第２のバイポーラト
ランジスタＱ２にベース電流として供給されるようにな
り、この放電期間だけ第２のバイポーラトランジスタＱ
２が導通状態になり、この時に導通状態になっている第
１のバイポーラトランジスタＱｌおよび第２のバイポー
ラトランジスタＱ２を通してＶＣＣ電源と接地電位ＧＮ
Ｄとの間に貫通電流か流れてしまい、出力信号の“Ｈ″
レベル０．５Ｖ程度低下してしまうという問題があった
。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、出力信号が“Ｈ”状態になった直後のラッチ
モード時に、第１のクロック信号により導通する第２の
ＮチャネルＭＯＳトランジスタを通して放電する寄生容
量の蓄積電荷が第２のバイポーラトランジスタにベース
電流として供給されることを抑制でき、この放電期間に
第１のバイポーラトランジスタおよび第２のバイポーラ
トランジスタを通してＶｃｃ電源と接地電位との間に流
れる貫通電流を抑制し得る半導体論理回路を提供するこ
とにある。
の目的は、出力信号が“Ｈ”状態になった直後のラッチ
モード時に、第１のクロック信号により導通する第２の
ＮチャネルＭＯＳトランジスタを通して放電する寄生容
量の蓄積電荷が第２のバイポーラトランジスタにベース
電流として供給されることを抑制でき、この放電期間に
第１のバイポーラトランジスタおよび第２のバイポーラ
トランジスタを通してＶｃｃ電源と接地電位との間に流
れる貫通電流を抑制し得る半導体論理回路を提供するこ
とにある。
［発明の構成］
（課題を解決するための手段）
本発明は、第１のＮチャネルＭＯＳトランジスタと第２
のＮチャネルＭＯ３＋−ランジスタとを直列に接続する
と共に第３ＯＮヂヤネルＭＯＳトランジスタと第４ＯＮ
チヤネルＭＯＳトランジスタとを直列に接続し、この２
つの直列回路を並列に接続し、この並列接続の２つの接
続点のうち第１のＮチャネルＭＯＳトランジスタおよび
第３のＮチャネルＭＯＳ）ランジスタが接続されている
一方の並列接続点と高電位側の電源との間に抵抗を接続
し、前記第１のＮチャネルＭＯＳトランジスタのゲート
には第１のデータ信号を与え、第２のＮチャネルＭＯＳ
）ランジスタのゲートには第１のクロック信号を与え、
前記第３のＮチャネルＭＯＳ）ランジスタのゲートには
前記第１のクロック信号とは逆相の第２のクロック信号
を与え、前記第４のＮチャネルＭＯＳトランジスタのゲ
ートには前記第１のデータ信号より前記第１のクロック
信号の活性化タイミングと前記第２のクロック信号の活
性化タイミングとの時間差程度位相が進んでいる第２の
データ信号を与える入力部と、上記一方の並列接続点に
ベースが接続される第１のバイポーラトランジスタと前
記他方の並列接続点にベースが接続される第２のバイポ
ーラトランジスタとを前記高電位側の電源と低電位側の
電源との間にトーテムポール接続してなり、上記第１の
バイポーラトランジスタと第２のバイポーラトランジス
タとの接続点から出力信号が取り出される出力部とを具
備する半導体論理回路において、前記他方の並列接続点
と前記低電位側の電源との間にスイッチ回路を接続し、
このスイッチ回路を上記第１のデータ信号が非活性状態
の期間内で前記ｉ１のクロック信号が活性化する直前か
ら一定時間だけ導通状態に制御するようにしてなること
を特徴とする。
のＮチャネルＭＯ３＋−ランジスタとを直列に接続する
と共に第３ＯＮヂヤネルＭＯＳトランジスタと第４ＯＮ
チヤネルＭＯＳトランジスタとを直列に接続し、この２
つの直列回路を並列に接続し、この並列接続の２つの接
続点のうち第１のＮチャネルＭＯＳトランジスタおよび
第３のＮチャネルＭＯＳ）ランジスタが接続されている
一方の並列接続点と高電位側の電源との間に抵抗を接続
し、前記第１のＮチャネルＭＯＳトランジスタのゲート
には第１のデータ信号を与え、第２のＮチャネルＭＯＳ
）ランジスタのゲートには第１のクロック信号を与え、
前記第３のＮチャネルＭＯＳ）ランジスタのゲートには
前記第１のクロック信号とは逆相の第２のクロック信号
を与え、前記第４のＮチャネルＭＯＳトランジスタのゲ
ートには前記第１のデータ信号より前記第１のクロック
信号の活性化タイミングと前記第２のクロック信号の活
性化タイミングとの時間差程度位相が進んでいる第２の
データ信号を与える入力部と、上記一方の並列接続点に
ベースが接続される第１のバイポーラトランジスタと前
記他方の並列接続点にベースが接続される第２のバイポ
ーラトランジスタとを前記高電位側の電源と低電位側の
電源との間にトーテムポール接続してなり、上記第１の
バイポーラトランジスタと第２のバイポーラトランジス
タとの接続点から出力信号が取り出される出力部とを具
備する半導体論理回路において、前記他方の並列接続点
と前記低電位側の電源との間にスイッチ回路を接続し、
このスイッチ回路を上記第１のデータ信号が非活性状態
の期間内で前記ｉ１のクロック信号が活性化する直前か
ら一定時間だけ導通状態に制御するようにしてなること
を特徴とする。
（作用）
出力信号が“Ｈ”状態になる直前までは第１のＮチャネ
ルＭＯＳ）ランジスタが導通状態であり、この第１のＮ
チャネルＭＯＳ）ランジスタと前記第２のＮチャネルＭ
ＯＳトランジスタとの直列接続点の寄生容量がＶｃｅ電
位から抵抗を介して流れる電流により充電されている。
ルＭＯＳ）ランジスタが導通状態であり、この第１のＮ
チャネルＭＯＳ）ランジスタと前記第２のＮチャネルＭ
ＯＳトランジスタとの直列接続点の寄生容量がＶｃｅ電
位から抵抗を介して流れる電流により充電されている。
そして、この状態で第１のデータ信号の“０°レベルに
より第１のＮチャネルＭＯＳトランジスタが非導通状態
になって出力信号が“Ｈ“状態になった後に、再び第１
のクロック信号が“１”レベルになる（ラッチモードに
なる）ことにより第２のＮチャネルＭＯＳトランジスタ
が導通ずると、この第２のＮチャネルＭＯＳトランジス
タを通して放電する寄生容量の蓄積電荷は、この直前か
ら導通状態になっているスイッチ回路を通して低電位側
の電源に放電するので、第２のバイポーラトランジスタ
にベース電流として供給されることが抑制され、この放
電期間に第１のバイポーラトランジスタおよび第２のバ
イポーラトランジスタを通してＶ ｃｃｍ源と接地電位
との間に流れる貫通電流が抑制されるようになる。
より第１のＮチャネルＭＯＳトランジスタが非導通状態
になって出力信号が“Ｈ“状態になった後に、再び第１
のクロック信号が“１”レベルになる（ラッチモードに
なる）ことにより第２のＮチャネルＭＯＳトランジスタ
が導通ずると、この第２のＮチャネルＭＯＳトランジス
タを通して放電する寄生容量の蓄積電荷は、この直前か
ら導通状態になっているスイッチ回路を通して低電位側
の電源に放電するので、第２のバイポーラトランジスタ
にベース電流として供給されることが抑制され、この放
電期間に第１のバイポーラトランジスタおよび第２のバ
イポーラトランジスタを通してＶ ｃｃｍ源と接地電位
との間に流れる貫通電流が抑制されるようになる。
（実施例）
以ド、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、Ｂｉ−ＭＯ３型半導体集積回路において、Ｂ
ｉ−ＭＯＳ型の半導体論理回路を出力回路部に使用した
Ｄ型マスタースレーブフリップフロップ回路を示してお
り、第４図を参照して前述したＤ型マスタースレーブフ
リップフロップ回路と比べて、スイッチ回路ＳＷを付加
した点、クロック信号発生°回路ＣＧ′から第２のクロ
ック信号ＣＫ乃至第３のクロック信号ＣＫ’を供給して
いる点が異なり、その他は同じであるので第４図中と同
一符号を付している。
ｉ−ＭＯＳ型の半導体論理回路を出力回路部に使用した
Ｄ型マスタースレーブフリップフロップ回路を示してお
り、第４図を参照して前述したＤ型マスタースレーブフ
リップフロップ回路と比べて、スイッチ回路ＳＷを付加
した点、クロック信号発生°回路ＣＧ′から第２のクロ
ック信号ＣＫ乃至第３のクロック信号ＣＫ’を供給して
いる点が異なり、その他は同じであるので第４図中と同
一符号を付している。
クロック信号発生回路ＣＧ’ は、クロック信号ＣＫを
三段のＣＭＯＳインバータ（第３のＣＭＯＳインバータ
３７〜第５のＣＭＯＳインバータ３９）に人力し、１段
目のインバータ３７の出力を第３のクロック信号ＣＫ’
として供給し、２段目のインバータ３８の出力を第２
のクロック信号ＣＫとして供給し、３段目のインバータ
３９の出力を第１のクロック信号ＣＫとして供給してい
る。
三段のＣＭＯＳインバータ（第３のＣＭＯＳインバータ
３７〜第５のＣＭＯＳインバータ３９）に人力し、１段
目のインバータ３７の出力を第３のクロック信号ＣＫ’
として供給し、２段目のインバータ３８の出力を第２
のクロック信号ＣＫとして供給し、３段目のインバータ
３９の出力を第１のクロック信号ＣＫとして供給してい
る。
また、スイッチ回路ＳＷは、前記並列接続の２つの接続
点ａ、ｂのうちの他方の並列接続点すと接地電位ＧＮＤ
との間に接続され、スレーブ回路ＳＬの出力Ｙ（第１の
データ信号）が非活性状態の期間内で第１のクロック信
号ＣＫが活性化する直前から一定時間だけ導通状態に制
御されるように構成されている。即ち、このスイッチ回
路ＳＷは、例えば図示するように、２個のＮチャネルＭ
ＯＳトランジスタＮ５ ＊ Ｎ６を直列に接続ｊ１、こ
の２個のＮチャネルＭＯＳトランジスタＮ５゜Ｎ６の各
ゲートのうちの１つには、スレーブ回路ＳＬの出力Ｙ（
第１のデータ信号）とは逆相で、これより位相が少し進
んでいるデータ信号（スレーブ回路ＳＬの第３のクロッ
クドインバータ３４の出力）を与え、他の１つのゲート
には第１のクロック信号ＣＫと同相で、これより位相が
少し進んでいる第３のクロック信号ＣＫ’を与えるよう
にしてなる。
点ａ、ｂのうちの他方の並列接続点すと接地電位ＧＮＤ
との間に接続され、スレーブ回路ＳＬの出力Ｙ（第１の
データ信号）が非活性状態の期間内で第１のクロック信
号ＣＫが活性化する直前から一定時間だけ導通状態に制
御されるように構成されている。即ち、このスイッチ回
路ＳＷは、例えば図示するように、２個のＮチャネルＭ
ＯＳトランジスタＮ５ ＊ Ｎ６を直列に接続ｊ１、こ
の２個のＮチャネルＭＯＳトランジスタＮ５゜Ｎ６の各
ゲートのうちの１つには、スレーブ回路ＳＬの出力Ｙ（
第１のデータ信号）とは逆相で、これより位相が少し進
んでいるデータ信号（スレーブ回路ＳＬの第３のクロッ
クドインバータ３４の出力）を与え、他の１つのゲート
には第１のクロック信号ＣＫと同相で、これより位相が
少し進んでいる第３のクロック信号ＣＫ’を与えるよう
にしてなる。
上記り型マスタースレーブフリップフロップ回路の動作
は、基本的には、前述した従来のＤ型マスタースレーブ
フリップフロップ回路の動作と同様であるので、以下、
主として、上記した付加回路の動作を中心に第２図のタ
イミングチャートを参照しながら説明する。
は、基本的には、前述した従来のＤ型マスタースレーブ
フリップフロップ回路の動作と同様であるので、以下、
主として、上記した付加回路の動作を中心に第２図のタ
イミングチャートを参照しながら説明する。
出力信号ＯＵＴが“Ｈ″状態なる直前までは第１のＮチ
ャネルＭＯＳトランジスタＮ１が導通状態であり、この
第１のＮチャネルＭＯＳ）ランジスタＮ１と第２のＮチ
ャネルＭＯＳ）ランジスタＮ２との直列接続点の寄生容
量ＣがＶＣＣ電位から抵抗Ｒを介して流れる電流により
充電されている。そして、この状態でスレーブ回路ＳＬ
の出力Ｙの“０ルベルにより第１のＮチャネルＭＯＳ）
ランジスタＮ１が非導通状態になって出力信号ＯＵＴが
“Ｈ“状態になった後に、再び第１のクロック信号ＣＫ
が′１°レベルになる（ラッチモードになる）ことによ
り第２のＮチャネルＭＯＳ）ランジスタＮ２が導通する
と、この第２のＮチャネルＭＯＳトランジスタＮ２を通
して寄生容ｆｆ１Ｃの蓄積電荷が放電する。
ャネルＭＯＳトランジスタＮ１が導通状態であり、この
第１のＮチャネルＭＯＳ）ランジスタＮ１と第２のＮチ
ャネルＭＯＳ）ランジスタＮ２との直列接続点の寄生容
量ＣがＶＣＣ電位から抵抗Ｒを介して流れる電流により
充電されている。そして、この状態でスレーブ回路ＳＬ
の出力Ｙの“０ルベルにより第１のＮチャネルＭＯＳ）
ランジスタＮ１が非導通状態になって出力信号ＯＵＴが
“Ｈ“状態になった後に、再び第１のクロック信号ＣＫ
が′１°レベルになる（ラッチモードになる）ことによ
り第２のＮチャネルＭＯＳ）ランジスタＮ２が導通する
と、この第２のＮチャネルＭＯＳトランジスタＮ２を通
して寄生容ｆｆ１Ｃの蓄積電荷が放電する。
この時、スイッチ回路ＳＷに与えられるスレーブ回路Ｓ
Ｌの第３のクロックドインバータ３４の出力は既に“１
”レベルになっており、また、第３のクロック信号ＣＫ
’ も、第１のクロック信号ＣＫが“１ルベルになる
直前に１”レベルになっているので、寄生容ｆＩＣの蓄
積電荷が放電する直前からスイッチ回路ＳＷは導通状態
になっている。このため、寄生容量Ｃの蓄積電荷がスイ
ッチ回路ＳＷを通して接地電位ＧＮＤに放電するので、
第２のバイポーラトランジスタＱ２にベース電流として
供給されることが抑制され、この放電期間に第１のバイ
ポーラトランジスタＱｌおよび第２のバイポーラトラン
ジスタＱ２を通してＶｅｅ電源と接地電位との間に流れ
る貫通電流が抑制されるようになる。因みに、この貫通
電流は、従来は３０ｍＡ程度であったが、本実施例では
３〜５ｍＡ程度であった。従って、この放電期間に出力
信号ＯＵＴのＨ“レベルは殆んど低下しない。
Ｌの第３のクロックドインバータ３４の出力は既に“１
”レベルになっており、また、第３のクロック信号ＣＫ
’ も、第１のクロック信号ＣＫが“１ルベルになる
直前に１”レベルになっているので、寄生容ｆＩＣの蓄
積電荷が放電する直前からスイッチ回路ＳＷは導通状態
になっている。このため、寄生容量Ｃの蓄積電荷がスイ
ッチ回路ＳＷを通して接地電位ＧＮＤに放電するので、
第２のバイポーラトランジスタＱ２にベース電流として
供給されることが抑制され、この放電期間に第１のバイ
ポーラトランジスタＱｌおよび第２のバイポーラトラン
ジスタＱ２を通してＶｅｅ電源と接地電位との間に流れ
る貫通電流が抑制されるようになる。因みに、この貫通
電流は、従来は３０ｍＡ程度であったが、本実施例では
３〜５ｍＡ程度であった。従って、この放電期間に出力
信号ＯＵＴのＨ“レベルは殆んど低下しない。
なお、上記したように導通状態になったスイッチ回路Ｓ
Ｗは、第３のクロック信号ＣＫ’が“０”レベルになる
と、非導通状態になる。従って、このスイッチ回路ＳＷ
は、第２のクロック信号ＣＫが“１“レベルになった時
（読込みモードになった時）には、第３のクロック信号
ＣＫ’が“０″レベルになって非導通状態になっている
ので、出力回路部（論理回路部ＬＧ）の動作に何ら支障
は生じない。
Ｗは、第３のクロック信号ＣＫ’が“０”レベルになる
と、非導通状態になる。従って、このスイッチ回路ＳＷ
は、第２のクロック信号ＣＫが“１“レベルになった時
（読込みモードになった時）には、第３のクロック信号
ＣＫ’が“０″レベルになって非導通状態になっている
ので、出力回路部（論理回路部ＬＧ）の動作に何ら支障
は生じない。
また、このスイッチ回路ＳＷが一時的に導通状態になる
のは、出力信号ＯＵＴがＨ“状態になった後であるので
、このスイッチ回路ＳＷが一時的に導通状態になった時
に第２のバイポーラトランジスタＱ２のベース・エミッ
タ間を短絡させることになるが、何ら支障は生じない。
のは、出力信号ＯＵＴがＨ“状態になった後であるので
、このスイッチ回路ＳＷが一時的に導通状態になった時
に第２のバイポーラトランジスタＱ２のベース・エミッ
タ間を短絡させることになるが、何ら支障は生じない。
因みに、出力信号ＯＵＴが“Ｈ″状態ら“Ｌ°状聾に変
化する時の伝達遅延時間ｔｐＨ１、は、従来は約４．５
５ｎｓ、本実施例では約４．４ｎｓであり、また、出力
信号ＯＵＴが“Ｌ°状態から“Ｈ“状態に変化する時の
伝達遅延時間ｔｐＬＩＩは、従来は約４．６ｎｓ、本実
施例では約４．６５ｎｓであり、動作速度は従来と同等
の高速性が得られた。
化する時の伝達遅延時間ｔｐＨ１、は、従来は約４．５
５ｎｓ、本実施例では約４．４ｎｓであり、また、出力
信号ＯＵＴが“Ｌ°状態から“Ｈ“状態に変化する時の
伝達遅延時間ｔｐＬＩＩは、従来は約４．６ｎｓ、本実
施例では約４．６５ｎｓであり、動作速度は従来と同等
の高速性が得られた。
また、本発明の半導体論理回路は、上記実施例のＤ型マ
スタースレーブフリップフロップ回路の出力回路部に限
らず、Ｄ型ラッチ回路等にも適用することができる。
スタースレーブフリップフロップ回路の出力回路部に限
らず、Ｄ型ラッチ回路等にも適用することができる。
［発明の効果］
上述したように本発明の半導体論理回路によれば、出力
信号が“Ｈ“状態になった直後のラッチモード時に、寄
生容量からの放電電流が第２のバイポーラトランジスタ
にベース電流として供給されることを抑制でき、この放
電期間における出力用のバイポーラトランジスタの貫通
電流を抑制できる。
信号が“Ｈ“状態になった直後のラッチモード時に、寄
生容量からの放電電流が第２のバイポーラトランジスタ
にベース電流として供給されることを抑制でき、この放
電期間における出力用のバイポーラトランジスタの貫通
電流を抑制できる。
第１図は本発明の半導体論理Ｕ路の一実施例に係るＤ型
マスタースレーブフリップフロップ回路を示す回路図、
第２図は第１図の回路の動作波形の一例を示すタイミン
グ図、第３図は現在提案されている半導体論理回路の一
例を示す回路図、第４図は第３図の半導体論理回路の応
用例に係るＤ型マスタースレーブフリップフロップ回路
を示す回路図、第５図は第４図の回路の動作波形の一例
を示すタイミング図である。 ■・・・入力部、Ｎ、−Ｎ、）・・・ＮチャネルＭＯＳ
トランジスタ、Ｒ・・・抵抗、ＳＷ・・・スイッチ回路
、■・・・出力部、Ｑ、・・・第１のバイポーラトラン
ジスタ、Ｑ２・・・第２のバイポーラトランジスタ、Ｄ
・・・入力信号、ＣＫ・・・第１のクロック信号、ＣＫ
・・・第２のクロック信号、ＣＫ’・・・第３のクロッ
ク信号、ＯＵＴ・・・出力信号。 出願人代理人 弁理士 鈴江武彦
マスタースレーブフリップフロップ回路を示す回路図、
第２図は第１図の回路の動作波形の一例を示すタイミン
グ図、第３図は現在提案されている半導体論理回路の一
例を示す回路図、第４図は第３図の半導体論理回路の応
用例に係るＤ型マスタースレーブフリップフロップ回路
を示す回路図、第５図は第４図の回路の動作波形の一例
を示すタイミング図である。 ■・・・入力部、Ｎ、−Ｎ、）・・・ＮチャネルＭＯＳ
トランジスタ、Ｒ・・・抵抗、ＳＷ・・・スイッチ回路
、■・・・出力部、Ｑ、・・・第１のバイポーラトラン
ジスタ、Ｑ２・・・第２のバイポーラトランジスタ、Ｄ
・・・入力信号、ＣＫ・・・第１のクロック信号、ＣＫ
・・・第２のクロック信号、ＣＫ’・・・第３のクロッ
ク信号、ＯＵＴ・・・出力信号。 出願人代理人 弁理士 鈴江武彦
Claims (2)
- （１）第１のＮチャネルＭＯＳトランジスタと第２のＮ
チャネルＭＯＳトランジスタとを直列に接続すると共に
、第３のＮチャネルＭＯＳトランジスタと第４のＮチャ
ネルＭＯＳトランジスタとを直列に接続し、この２つの
直列回路を並列に接続し、この並列接続の２つの接続点
のうち第１のＮチャネルＭＯＳトランジスタおよび第３
のＮチャネルＭＯＳトランジスタが接続されている一方
の並列接続点と高電位側の電源との間に抵抗を接続し、
前記第１のＮチャネルＭＯＳトランジスタのゲートには
第１のデータ信号を与え、第２のＮチャネルＭＯＳトラ
ンジスタのゲートには第１のクロック信号を与え、前記
第３のＮチャネルＭＯＳトランジスタのゲートには前記
第１のクロック信号とは逆相の第２のクロック信号を与
え、前記第４のＮチャネルＭＯＳトランジスタのゲート
には前記第１のデータ信号より前記第１のクロック信号
の活性化タイミングと前記第２のクロック信号の活性化
タイミングとの時間差程度位相が進んでいる第２のデー
タ信号を与える入力部と、前記一方の並列接続点にベー
スが接続される第１のバイポーラトランジスタと前記他
方の並列接続点にベースが接続される第２のバイポーラ
トランジスタとを前記高電位側の電源と低電位側の電源
との間にトーテムポール接続してなり、前記第１のバイ
ポーラトランジスタと第２のバイポーラトランジスタと
の接続点から出力信号が取出される出力部と を具備する半導体論理回路において、 前記他方の並列接続点と前記低電位側の電源との間にス
イッチ回路を接続し、このスイッチ回路を前記第１のデ
ータ信号が非活性状態の期間内で前記第１のクロック信
号が活性化する直前から一定時間だけ導通状態に制御す
るようにしてなることを特徴とする半導体論理回路。 - （２）請求項１記載の半導体論理回路において、前記ス
イッチ回路は、２個のＮチャネルＭＯＳトランジスタを
直列に接続し、この２個のＮチャネルＭＯＳトランジス
タの各ゲートのうちの１つには、前記第１のデータ信号
とは逆相でこれより位相が少し進んでいるデータ信号を
与え、他の１つのゲートには前記第１のクロック信号と
同相でこれより位相が少し進んでいるクロック信号を与
えるようにしてなることを特徴とする半導体論理回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024543A JPH0736507B2 (ja) | 1989-02-02 | 1989-02-02 | 半導体論理回路 |
| US07/472,272 US5017808A (en) | 1989-02-02 | 1990-01-30 | BI-MOS logic circuit having a switch circuit for discharging electrical charge accumulated in a parasitic capacitor |
| KR1019900001269A KR930000638B1 (ko) | 1989-02-02 | 1990-02-02 | 반도체논리회로 |
| EP90102105A EP0381238B1 (en) | 1989-02-02 | 1990-02-02 | Bi-MOS logic circuit having a switch circuit for discharging electrical charge accumulated in a parasitic capacitor |
| DE69009072T DE69009072T2 (de) | 1989-02-02 | 1990-02-02 | Bi-MOS logischer Schaltkreis zum Entladen der in einer parasitären Kapazität angesammelten Ladungen. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024543A JPH0736507B2 (ja) | 1989-02-02 | 1989-02-02 | 半導体論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02203614A true JPH02203614A (ja) | 1990-08-13 |
| JPH0736507B2 JPH0736507B2 (ja) | 1995-04-19 |
Family
ID=12141066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1024543A Expired - Lifetime JPH0736507B2 (ja) | 1989-02-02 | 1989-02-02 | 半導体論理回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5017808A (ja) |
| EP (1) | EP0381238B1 (ja) |
| JP (1) | JPH0736507B2 (ja) |
| KR (1) | KR930000638B1 (ja) |
| DE (1) | DE69009072T2 (ja) |
Cited By (1)
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|---|---|---|---|---|
| US5248905A (en) * | 1990-12-28 | 1993-09-28 | National Semiconductor Corporation | High speed, master/slave latch transceiver having a directly-driven slave stage |
| US5077490A (en) * | 1991-01-30 | 1991-12-31 | Northern Telecom Limited | Schottky-diode emulator for BiCMOS logic circuit |
| JPH04263510A (ja) * | 1991-02-18 | 1992-09-18 | Nec Corp | フリップフロップ回路 |
| US5132577A (en) * | 1991-04-11 | 1992-07-21 | National Semiconductor Corporation | High speed passgate, latch and flip-flop circuits |
| US5223745A (en) * | 1991-12-06 | 1993-06-29 | National Semiconductor Corporation | Power down miller killer circuit |
| US5278464A (en) * | 1992-06-02 | 1994-01-11 | Motorola, Inc. | Using delay to obtain high speed current driver circuit |
| US5774005A (en) * | 1995-09-11 | 1998-06-30 | Advanced Micro Devices, Inc. | Latching methodology |
| US7226886B2 (en) * | 2005-09-15 | 2007-06-05 | Chevron Phillips Chemical Company, L.P. | Polymerization catalysts and process for producing bimodal polymers in a single reactor |
| KR102116722B1 (ko) * | 2013-10-16 | 2020-06-01 | 삼성전자 주식회사 | 반도체 회로 및 반도체 시스템 |
Family Cites Families (10)
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|---|---|---|---|---|
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| JPS6342216A (ja) * | 1986-08-08 | 1988-02-23 | Hitachi Ltd | バイポ−ラトランジスタと電界効果トランジスタとを含む複合回路 |
| JPS6345916A (ja) * | 1986-08-12 | 1988-02-26 | Fujitsu Ltd | 半導体論理回路 |
| JPS63202126A (ja) * | 1987-02-17 | 1988-08-22 | Toshiba Corp | 論理回路 |
| JPH0611111B2 (ja) * | 1987-03-27 | 1994-02-09 | 株式会社東芝 | ＢｉＭＯＳ論理回路 |
| JPH0666681B2 (ja) * | 1987-08-05 | 1994-08-24 | 株式会社東芝 | 論理回路 |
| JPS6468021A (en) * | 1987-09-08 | 1989-03-14 | Mitsubishi Electric Corp | Logic circuit |
| EP0318624B1 (en) * | 1987-12-01 | 1993-11-10 | International Business Machines Corporation | Multibase bi-CMOS logic circuit family |
| US4914318A (en) * | 1988-12-30 | 1990-04-03 | Intel Corporation | Latch circuit for a programmable logic device using dual n-type transistors |
-
1989
- 1989-02-02 JP JP1024543A patent/JPH0736507B2/ja not_active Expired - Lifetime
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1990
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
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