JPH0736507B2 - 半導体論理回路 - Google Patents

半導体論理回路

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JPH0736507B2
JPH0736507B2 JP1024543A JP2454389A JPH0736507B2 JP H0736507 B2 JPH0736507 B2 JP H0736507B2 JP 1024543 A JP1024543 A JP 1024543A JP 2454389 A JP2454389 A JP 2454389A JP H0736507 B2 JPH0736507 B2 JP H0736507B2
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mos transistor
clock signal
circuit
bipolar transistor
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昭司 上野
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    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、バイポーラ（Bi）素子と絶縁ゲート型（MO
S）素子とを混載したBi−MOS型半導体集積回路に形成さ
れるBi−MOS型の半導体論理回路に係り、特にＤ型マス
タースレーブフリップフロップ回路やＤ型ラッチ回路等
に使用される半導体論理回路に関する。
（従来の技術） Bi−CMOS型の半導体論理回路は、出力段に設けられたバ
イポーラトランジスタをMOSトランジスタを用いて導通
制御するものであり、特にCMOS素子を用いて導通制御す
ることにより消費電流の低減化が可能になると共に、バ
イポーラトランジスタによる動作の高速化および高負荷
駆動能力が可能になる。
このようなBi−CMOS型の半導体論理回路の一例として、
本願出願人の出願に係る特願昭62−246751号の論理回路
を第３図に示している。この論理回路は、第１のクロッ
ク信号φにより導通制御される第１のＮチャネルMOSト
ランジスタN1と入力信号Ｄにより導通制御される第２の
ＮチャネルMOSトランジスタN2とを直列に接続し、第１
のクロック信号φとは逆相レベルの第２のクロック信号
により導通制御される第３のＮチャネルMOSトランジ
スタN3とゲートに第１のＮチャネルMOSトランジスタN1
の一端の電位が反転されて与えられる第４のＮチャネル
MOSトランジスタN4とを直列に接続し、この直列に接続
された第１のＮチャネルMOSトランジスタN1および第２
のＮチャネルMOSトランジスタN2と上記直列に接続され
た第３のＮチャネルMOSトランジスタN3および第４のＮ
チャネルMOSトランジスタN4を並列に接続し、一方の並
列接続点（ａ点）を抵抗Ｒを介して高電位側のVcc電源
に接続してなる入力部Ｉと、上記一方の並列接続点（ａ
点）にベースが接続される第１のバイポーラトランジス
タQ1と他方の並列接続点（ｂ点）にベースが接続される
例えばショットキーバリヤ型の第２のバイポーラトラン
ジスタQ2とをVcc電源と低電位（接地電位GND）側の電源
との間にトーテムポール接続してなり、第１のバイポー
ラトランジスタQ1と第２のバイポーラトランジスタQ2と
の接続点（出力端）から出力信号OUTが取出される出力
部IIを具備してなることを特徴とするものである。
なお、通常、上記出力端には負荷（図示せず）の容量が
存在する。また、PDは第２のバイポーラトランジスタQ2
と接地電位GNDとの間に接続されたプルダウン回路であ
り、この第２のバイポーラトランジスタQ2が導通状態か
ら非導通状態になる時にそのベース電荷を引抜いて動作
を高速化するために設けられている。また、第１のバイ
ポーラトランジスタQ1は、必要に応じて、ダーリントン
接続されたバイポーラトランジスタが用いられることも
ある。
いま、第３図の論理回路を、第４図に示すようにＤ型マ
スタースレーブフリップフロップ回路の出力回路部に応
用する場合を考える。ここで、マスター回路MSは、デー
タ信号Ｄが入力し、第１のクロック信号▲▼により
導通制御される第１のクロックドインバータ31と、この
第１のクロックインバータ31の出力が入力する第１のCM
OSインバータ32と、この第１のCMOSインバータ32の出力
端と入力端との間に接続され、第１のクロック信号▲
▼とは逆相レベルの第２のクロック信号CKにより導通
制御される第２のクロックドインバータ33とからなる。
また、スレーブ回路SLは、マスター回路MSの出力Ｘが入
力し、第２のクロック信号▲▼により導通制御され
る第３のクロックドインバータ34と、この第３のクロッ
クドインバータ34の出力が入力する第２のCMOSインバー
タ35と、この第２のCMOSインバータ35の出力端と入力端
との間に接続され、第１のクロック信号▲▼により
導通制御される第４のクロックドインバータ36とからな
る。
そして、論理回路部LGは、第１のＮチャネルMOSトラン
ジスタN1のゲート入力としてスレーブ回路SLの出力Ｙが
入力し、第２のＮチャネルMOSトランジスタN2のゲート
入力として第１のクロック信号▲▼が入力し、第３
のＮチャネルMOSトランジスタN3のゲート入力として第
２のクロック信号CKが入力し、第４のＮチャネルMOSト
ランジスタN4のゲート入力としてマスター回路MSの出力
Ｘが入力するように接続されている。
なお、第１のクロック信号▲▼および第２のクロッ
ク信号CKは、クロック信号発生回路CGから供給される。
このクロック信号発生回路CGは、クロック信号CKを三段
のCMOSインバータ（第３のCMOSインバータ37〜第５のイ
ンバータ39）を介して反転してクロック信号CKとは逆相
の第１のクロック信号▲▼として供給し、第３のCM
OSインバータ37の出力を第６のCMOSインバータ40で反転
してクロック信号CKとは同相の第２のクロック信号CKと
して供給している。
第５図は、上記Ｄ型フリップフロップ回路の動作波形の
一例を示しており、第１のクロック信号▲▼の立上
がりによりデータ信号Ｄのレベルをマスター回路MSに取
込むと共にスレーブ回路SLの出力Ｙのレベルをラッチ
し、第２のクロック信号CKの立上がりによりマスター回
路MSの出力Ｘのレベルをラッチすると共にスレーブ回路
SLに取込むので、マスター回路MSが読込むモード時には
スレーブ回路SLがラッチモードになり、マスター回路MS
がラッチモードの時にはスレーブ回路SLが読込みモード
になる。
この場合、論理回路部LGにおいては、出力信号OUTが
“1"状態の場合に、第２のクロック信号CKが“1"レベル
になった時（読込みモードになった時）にマスター回路
MSの出力Ｘが“1"レベルになっていると、この“1"レベ
ルを読込んでその反転レベル“0"を出力する。即ち、こ
の時、第３のＮチャネルMOSトランジスタN3および第４
のＮチャネルMOSトランジスタN4がそれぞれ導通し、ａ
点およびｂ点の電位は第２のバイポーラトランジスタQ2
のベース・エミッタ間電圧程度まで低下すると共に、Vc
c電位からこれらの２個のMOSトランジスタN3およびN4を
通して第２のバイポーラトランジスタQ2にベース電流が
供給され、同時に第１のバイポーラトランジスタQ1のベ
ース電荷が引抜かれる。これにより、第１のバイポーラ
トランジスタQ1は非導通状態になり、第２のバイポーラ
トランジスタQ2は導通状態になり、出力信号OUTは“0"
（“L"）状態になる。
なお、この読込みモードになった時、第１のクロック信
号▲▼は“0"レベルであるので、第２のＮチャネル
MOSトランジスタN2は非導通状態になっており、第１の
ＮチャネルMOSトランジスタN1も非導通状態になってい
る。また、この状態では、第２のクロック信号CKが“1"
レベルになった時にマスター回路MSの出力Ｘの“1"レベ
ルを読込んだスレーブ回路SLの出力Ｙが“1"レベルにな
っている。
次に、第１のクロック信号▲▼が“1"レベルになる
（ラッチモードになる）と、第１のＮチャネルMOSトラ
ンジスタN1および第２のＮチャネルMOSトランジスタN2
がそれぞれ導通し、第１のバイポーラトランジスタQ1の
非導通状態、第２のバイポーラトランジスタQ2の導通状
態、出力信号OUTの“0"（“L"）状態を保持する。この
ように出力信号OUTが“0"状態の場合に、再び第２のク
ロック信号CKが“1"レベルになった時（読込みモードに
なった時）にマスター回路MSの出力Ｘが“1"レベルにな
っていると、再び前記したように“1"レベルを読込んで
出力レベル“0"を保持する。
この後、マスター回路MSの出力Ｘに“0"レベルが現れた
時、第４のＮチャネルMOSトランジスタN4が非導通状態
になり、さらに、第２のクロック信号CKが“1"レベルに
なった時（読込みモードになった時）にマスター回路MS
の出力Ｘの“0"レベルを読込んでスレーブ回路SLの出力
Ｙが“0"レベルになると、論理回路部LGは“0"レベルを
読込んでその反転レベル“1"を出力するようになる。即
ち、この時、スレーブ回路SLの出力Ｙの“0"レベルによ
り第１のＮチャネルMOSトランジスタN1が非導通状態に
なり、これにより、ａ点の電位は抵抗Ｒを介してVcc電
位にプルアップされると共に、ｂ点の電位はプルダウン
回路PDにより接地電位にプルダウンされるので、第１の
バイポーラトランジスタQ1は導通状態になり、第２のバ
イポーラトランジスタQ2は非導通状態になり、出力信号
OUTは“1"（“H"）状態になる。
しかし、出力信号OUTが“H"状態になる直前までは第１
のＮチャネルMOSトランジスタN1が導通状態になってお
り、この第１のＮチャネルMOSトランジスタN1と第２の
ＮチャネルMOSトランジスタN2との直列接続点の寄生容
量ＣがVcc電位から抵抗Ｒを介して流れる電流により充
電されている。そして、この状態で前記したようにスレ
ーブ回路SLの出力Ｙの“0"レベルにより第１のＮチャネ
ルMOSトランジスタN1が非導通状態になって出力信号OUT
が“H"状態になった後に、再び第１のクロック信号▲
▼が“1"レベルになる（ラッチモードになる）ことに
より第２のＮチャネルMOSトランジスタN2が導通する
と、この第２のＮチャネルMOSトランジスタN2を通して
寄生容量Ｃの蓄積電荷が放電し、第４図中に点線で示す
ように、この放電電流が第２のバイポーラトランジスタ
Q2にベース電流として供給されるようになる。
これにより、この放電期間だけ第２のバイポーラトラン
ジスタQ2が導通状態になり、この時に導通状態になって
いる第１のバイポーラトランジスタQ1、および第２のバ
イポーラトランジスタQ2を通してVcc電源と接地電位GND
との間に貫通電流が流れてしまい、第５図中に点線で示
すように、出力信号OUTの“H"レベルが0.5V程度低下し
てしまう。
（発明が解決しようとする課題） 上記したように従来のBi−CMOS型の半導体論理回路は、
出力信号が“H"状態になった直後のラッチモード時に、
第１のクロック信号▲▼により導通する第２のＮチ
ャネルMOSトランジスタN2を通して寄生容量Ｃの蓄積電
荷が放電し、この放電電流が第２のバイポーラトランジ
スタQ2にベース電流として供給されるようになりこの放
電期間だけ第２のバイポーラトランジスタQ2が導通状態
になり、この時に導通状態になっている第１のバイポー
ラトランジスタQ1および第２のバイポーラトランジスタ
Q2を通してVcc電源と接地電位GNDとの間に貫通電流が流
れてしまい、出力信号の“H"レベルが0.5V程度低下して
しまうという問題があった。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、出力信号が“H"状態になった直後のラッチモ
ード時に、第１のクロック信号により導通する第２のＮ
チャネルMOSトランジスタを通して放電する寄生容量の
蓄積電荷が第２のバイポーラトランジスタにベース電流
として供給されることを抑制でき、この放電期間に第１
のバイポーラトランジスタおよび第２のバイポーラトラ
ンジスタを通してVcc電源を接地電位との間に流れる貫
通電流を抑制し得る半導体論理回路を提供することにあ
る。
［発明の構成］ （課題を解決するための手段） 本発明は、第１のＮチャネルMOSトランジスタと第２の
ＮチャネルMOSトランジスタとを直列に接続すると共に
第３のＮチャネルMOSトランジスタと第４のＮチャネルM
OSトランジスタとを直列に接続し、この２つの直列回路
を並列に接続し、この並列接続の２つの接続点のうち第
１のＮチャネルMOSトランジスタおよび第３のＮチャネ
ルMOSトランジスタが接続されている一方の並列接続点
と高電位側の電源との間に抵抗を接続し、前記第１のＮ
チャネルMOSトランジスタのゲートには第１のデータ信
号を与え、第２のＮチャネルMOSトランジスタのゲート
には第１のクロック信号を与え、前記第３のＮチャネル
MOSトランジスタのゲートには前記第１のクロック信号
とは逆相の第２のクロック信号を与え、前記第４のＮチ
ャネルMOSトランジスタのゲートには前記第１のデータ
信号より前記第１のクロック信号の活性化タイミングと
前記第２のクロック信号の活性化タイミングとの時間差
程度位相が進んでいる第２のデータ信号を与える入力部
と、上記一方の並列接続点にベースが接続される第１の
バイポーラトランジスタと前記他方の並列接続点にベー
スが接続される第２のバイポーラトランジスタとを前記
高電位側の電源と低電位側の電源との間にトーテムポー
ル接続してなり、上記第１のバイポーラトランジスタと
第２のバイポーラトランジスタとの接続点から出力信号
が取り出される出力部とを具備する半導体論理回路にお
いて、前記他方の並列接続点と前記低電位側の電源との
間にスイッチ回路を接続し、このスイッチ回路を上記第
１のデータ信号が非活性状態の期間内で前記第１のクロ
ック信号が活性化する直前から一定時間だけ導通状態に
制御するようにしてなることを特徴とする。
（作用） 出力信号が“H"状態になる直前までは第１のＮチャネル
MOSトランジスタが導通状態であり、この第１のＮチャ
ネルMOSトランジスタと前記第２のＮチャネルMOSトラン
ジスタとの直列接続点の寄生容量がVcc電位から抵抗を
介して流れる電流により充電されている。そして、この
状態で第１のデータ信号の“0"レベルにより第１のＮチ
ャネルMOSトランジスタが非導通状態になって出力信号
が“H"状態になった後に、再び第１のクロック信号が
“1"レベルになる（ラッチモードになる）ことにより第
２のＮチャネルMOSトランジスタが導通すると、この第
２のＮチャネルMOSトランジスタを通して放電する寄生
容量の蓄積電荷は、この直前から導通状態になっている
スイッチ回路を通して低電位側の電源に放電するので、
第２のバイポーラトランジスタにベース電流として供給
されることが抑制され、この放電期間に第１のバイポー
ラトランジスタおよび第２のバイポーラトランジスタを
通してVcc電源と接地電位との間に流れる貫通電流が抑
制されるようになる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図は、Bi−MOS型半導体集積回路において、Bi−MOS
型の半導体論理回路を出力回路部に使用したＤ型マスタ
ースレーブフリップフロップ回路を示しており、第４図
を参照して前述したＤ型マスタースレーブフリップフロ
ップ回路と比べて、スイッチ回路SWを付加した点、クロ
ック信号発生回路CG′から第２のクロック信号CK乃至第
３のクロック信号▲▼を供給している点が異な
り、その他は同じであるので第４図中と同一符号を付し
ている。
クロック信号発生回路CG′は、クロック信号CKを三段の
CMOSインバータ（第３のCMOSインバータ37〜第５のCMOS
インバータ39）に入力し、１段目のインバータ37の出力
を第３のクロック信号▲▼として供給し、２段目
のインバータ38の出力を第２のクロック信号CKとして供
給し、３段目のインバータ39の出力を第１のクロック信
号▲▼として供給している。
また、スイッチ回路SWは、前記並列接続の２つの接続a,
bのうちの他方の並列接続点ｂと接地電位GNDとの間に接
続され、スレーブ回路SLの出力Ｙ（第１のデータ信号）
が非活性状態の期間内で第１のクロック信号▲▼が
活性化する直前から一定時間だけ導通状態に制御される
ように構成されている。即ち、このスイッチ回路SWは、
例えば図示するように、２個のＮチャネルMOSトランジ
スタN5,N6を直列に接続し、この２個のＮチャネルMOSト
ランジスタN5,N6の各ゲートのうちの１つには、スレー
ブ回路SLの出力Ｙ（第１のデータ信号）とは逆相で、こ
れより位相が少し進んでいるデータ信号（スレーブ回路
SLの第３のクロックドインバータ34の出力）を与え、他
の１つのゲートには第１のクロック信号▲▼と同相
で、これより位相が少し進んでいる第３のクロック信号
▲▼を与えるようにしてなる。
上記Ｄ型マスタースレーブフリップフロップ回路の動作
は、基本的には、前述した従来のＤ型マスタースレーブ
フリップフロップ回路の動作と同様であるので、以下、
主として、上記した付加回路の動作を中心に第２図のタ
イミングチャートを参照しながら説明する。
出力信号OUTが“H"状態になる直前までは第１のＮチャ
ネルMOSトランジスタN1が導通状態であり、この第１の
ＮチャネルMOSトランジスタN1と第２のＮチャネルMOSト
ランジスタN2との直列接続点の寄生容量ＣがVcc電位か
ら抵抗Ｒを介して流れる電流により充電されている。そ
して、この状態でスレーブ回路SLの出力Ｙの“0"レベル
により第１のＮチャネルMOSトランジスタN1が非導通状
態になって出力信号OUTが“H"状態になった後に、再び
第１のクロック信号▲▼が“1"レベルになる（ラッ
チモードになる）ことにより第２のＮチャネルMOSトラ
ンジスタN2が導通すると、この第２のＮチャネルMOSト
ランジスタN2を通して寄生容量Ｃの蓄積電荷が放電す
る。
この時、スイッチ回路SWに与えられるスレーブ回路SLの
第３のクロックドインバータ34の出力は既に“1"レベル
になっており、また、第３のクロック信号▲▼
も、第１のクロック信号▲▼が“1"レベルになる直
前に“1"レベルになっているので、寄生容量Ｃの蓄積電
荷が放電する直前からスイッチ回路SWは導通状態になっ
ている。このため、寄生容量Ｃの蓄積電荷がスイッチ回
路SWを通して接地電位GNDに放電するので、第２のバイ
ポーラトランジスタQ2にベース電流として供給されるこ
とが抑制され、この放電期間に第１のバイポーラトラン
ジスタQ1および第２のバイポーラトランジスタQ2を通し
てVcc電源と接地電位との間に流れる貫通電流が抑制さ
れるようになる。因みに、この貫通電流は、従来は30mA
程度であったが、本実施例では３〜5mA程度であった。
従って、この放電期間に出力信号OUTの“H"レベルは殆
んど低下しない。
なお、上記したように導通状態になったスイッチ回路SW
は、第３のクロック信号▲▼が“0"レベルになる
と、非導通状態になる。従って、このスイッチ回路SW
は、第２のクロック信号CKが“1"レベルになった時（読
込みモードになった時）には、第３のクロック信号▲
▼が“0"レベルになって非導通状態になっているの
で、出力回路部（論理回路部LG）の動作に何ら支障は生
じない。
また、このスイッチ回路SWが一時的に導通状態になるの
は、出力信号OUTが“H"状態になった後であるので、こ
のスイッチ回路SWが一時的に導通状態になった時に第２
のバイポーラトランジスタQ2のベース・エミッタ間を短
絡させることになるが、何ら支障は生じない。因みに、
出力信号OUTが“H"状態から“L"状態に変化する時の伝
達遅延時間tpHLは、従来は約4.55ns、本実施例では約4.
4nsであり、また、出力信号OUTが“L"状態から“H"状態
に変化する時の伝達遅延時間tpLHは、従来は約4.6ns、
本実施例では約4.65nsであり、動作速度は従来と同等の
高速性が得られた。
また、本発明の半導体論理回路は、上記実施例のＤ型マ
スタースレーブフリップフロップ回路の出力回路部に限
らず、Ｄ型ラッチ回路等にも適用することができる。
［発明の効果］ 上述したように本発明の半導体論理回路によれば、出力
信号が“H"状態になった直後のラッチモード時に、寄生
容量からの放電電流が第２のバイポーラトランジスタに
ベース電流として供給されることを抑制でき、この放電
期間における出力用のバイポーラトランジスタの貫通電
流を抑制できる。
【図面の簡単な説明】
第１図は本発明の半導体論理回路の一実施例に係るＤ型
マスタースレーブフリップフロップ回路を示す回路図、
第２図は第１図の回路の動作波形の一例を示すタイミン
グ図、第３図は現在提案されている半導体論理回路の一
例を示す回路図、第４図は第３図の半導体論理回路の応
用例に係るＤ型マスタースレーブフリップフロップ回路
を示す回路図、第５図は第４図の回路の動作波形の一例
を示すタイミング図である。 Ｉ……入力部、N1〜N6……ＮチャネルMOSトランジス
タ、Ｒ……抵抗、SW……スイッチ回路、II……出力部、
Q1……第１のバイポーラトランジスタ、Q2……第２のバ
イポーラトランジスタ、Ｄ……入力信号、▲▼……
第１のクロック信号、CK……第２のクロック信号、▲
▼……第３のクロック信号、OUT……出力信号。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−254460（ＪＰ，Ａ) 特開 昭64−89811（ＪＰ，Ａ) 特開 平２−203613（ＪＰ，Ａ)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】第１のＮチャネルMOSトランジスタと第２
    のＮチャネルMOSトランジスタとを直列に接続すると共
    に、第３のＮチャネルMOSトランジスタと第４のＮチャ
    ネルMOSトランジスタとを直列に接続し、この２つの直
    列回路を並列に接続し、この並列接続の２つの接続点の
    うち第１のＮチャネルMOSトランジスタおよび第３のＮ
    チャネルMOSトランジスタが接続されている一方の並列
    接続点と高電位側の電源との間に抵抗を接続し、前記第
    １のＮチャネルMOSトランジスタのゲートには第１のデ
    ータ信号を与え、第２のＮチャネルMOSトランジスタの
    ゲートには第１のクロック信号を与え、前記第３のＮチ
    ャネルMOSトランジスタのゲートには前記第１のクロッ
    ク信号とは逆相の第２のクロック信号を与え、前記第４
    のＮチャネルMOSトランジスタのゲートには前記第１の
    データ信号より前記第１のクロック信号の活性化タイミ
    ングと前記第２のクロック信号の活性化タイミングとの
    時間差程度位相が進んでいる第２のデータ信号を与える
    入力部と、 前記一方の並列接続点にベースが接続される第１のバイ
    ポーラトランジスタと前記他方の並列接続点にベースが
    接続される第２のバイポーラトランジスタとを前記高電
    位側の電源と低電位側の電源との間にトーテムポール接
    続してなり、前記第１のバイポーラトランジスタと第２
    のバイポーラトランジスタとの接続点から出力信号が取
    出される出力部と を具備する半導体論理回路において、 前記他方の並列接続点と前記低電位側の電源との間にス
    イッチ回路を接続し、このスイッチ回路を前記第１のデ
    ータ信号が非活性状態の期間内で前記第１のクロック信
    号が活性化する直前から一定期間だけ導通状態に制御す
    るようにしてなることを特徴とする半導体論理回路。
  2. 【請求項２】請求項１記載の半導体論理回路において、 前記スイッチ回路は、２個のＮチャネルMOSトランジス
    タを直列に接続し、この２個のＮチャネルMOSトランジ
    スタの各ゲートのうちの１つには、前記第１のデータ信
    号とは逆相でこれより位相が少し進んでいるデータ信号
    を与え、他の１つのゲートには前記第１のクロック信号
    と同相でこれより位相が少し進んでいるクロック信号を
    与えるようにしてなることを特徴とする半導体論理回
    路。
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