JPH02204832A - 命令制御方式 - Google Patents
命令制御方式Info
- Publication number
- JPH02204832A JPH02204832A JP2429789A JP2429789A JPH02204832A JP H02204832 A JPH02204832 A JP H02204832A JP 2429789 A JP2429789 A JP 2429789A JP 2429789 A JP2429789 A JP 2429789A JP H02204832 A JPH02204832 A JP H02204832A
- Authority
- JP
- Japan
- Prior art keywords
- address
- instruction
- control information
- instruction code
- decrease
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
計算機における、比較的短いビット幅の演算器で構成さ
れた処理装置の演算命令に関し、所要の処理に必要な命
令コードの、総メモリ量を減少できる命令制御方式を目
的とし、メモリから命令コードを読み出し、該命令コー
ドに従う制御情報を演算機構に供給する制御機構と、供
給された該制御情報により所定の演算を実行する該演算
機構とを有する処理装置において、該命令コードに、所
定のアドレス部と、回数指定部と、増減指定部とを設け
、該制御機構は、該制御情報を該回数指定部の指定によ
って定まる回数繰り返し生成して、該演算機構に供給し
、該制御情報に含むオペランドアドレスを、該アドレス
部のアドレスを該増減指定部の指定に従って、該繰り返
しごとに累積して所定数づつ増加及び減少させて生成す
るように構成する。
れた処理装置の演算命令に関し、所要の処理に必要な命
令コードの、総メモリ量を減少できる命令制御方式を目
的とし、メモリから命令コードを読み出し、該命令コー
ドに従う制御情報を演算機構に供給する制御機構と、供
給された該制御情報により所定の演算を実行する該演算
機構とを有する処理装置において、該命令コードに、所
定のアドレス部と、回数指定部と、増減指定部とを設け
、該制御機構は、該制御情報を該回数指定部の指定によ
って定まる回数繰り返し生成して、該演算機構に供給し
、該制御情報に含むオペランドアドレスを、該アドレス
部のアドレスを該増減指定部の指定に従って、該繰り返
しごとに累積して所定数づつ増加及び減少させて生成す
るように構成する。
本発明は、計算機における比較的短いビット幅の演算器
で構成された処理装置の演算命令、特に所要の処理を行
うために必要な命令コードの、総メモリ量を減少できる
演算命令の命令制御方式に関する。
で構成された処理装置の演算命令、特に所要の処理を行
うために必要な命令コードの、総メモリ量を減少できる
演算命令の命令制御方式に関する。
所要の処理を多数の処理装置で分担して、それらの処理
装置を並列に実行させることにより、比較的小型の処理
装置で、比較的高い能力の計算機を構成する、いわゆる
並列計算機がある。
装置を並列に実行させることにより、比較的小型の処理
装置で、比較的高い能力の計算機を構成する、いわゆる
並列計算機がある。
このような並列計算機を構成する各処理装置の一構成方
式として、比較的短い語長、例えば１ビツト長の演算を
処理する処理装置を使用する方式があり、そのような処
理装置で通常の例えば８ビツト、３２ビツトというよう
な語長のデータを処理する場合には、例えば１ビツトづ
つの演算を繰り返して所要語長の演算を完成する必要が
ある。
式として、比較的短い語長、例えば１ビツト長の演算を
処理する処理装置を使用する方式があり、そのような処
理装置で通常の例えば８ビツト、３２ビツトというよう
な語長のデータを処理する場合には、例えば１ビツトづ
つの演算を繰り返して所要語長の演算を完成する必要が
ある。
そのためには、Ｗビット語のデータを処理する場合とし
て、例えば第４図（ａ）の処理の流れで示すように、オ
ペランドの語長のビット数Ｗに等しいＷ個の命令を並べ
るか、又は第４図（ｂ）のようなループによる繰り返し
プログラムにして、所要の１ビツト演算をＷ回行う。な
お、図の各ステップは凡そ１命令に対応し、各ステップ
に示すＯＰＩ、ＯＰ２は所要の演算を行う命令のオペレ
ーションを表し、最初のビットでは、例えば前の演算結
果を参照する等のために一般に第２ビツト以後と異なる
処理があるものとしている。
て、例えば第４図（ａ）の処理の流れで示すように、オ
ペランドの語長のビット数Ｗに等しいＷ個の命令を並べ
るか、又は第４図（ｂ）のようなループによる繰り返し
プログラムにして、所要の１ビツト演算をＷ回行う。な
お、図の各ステップは凡そ１命令に対応し、各ステップ
に示すＯＰＩ、ＯＰ２は所要の演算を行う命令のオペレ
ーションを表し、最初のビットでは、例えば前の演算結
果を参照する等のために一般に第２ビツト以後と異なる
処理があるものとしている。
又、第４図（５）では、ステップＩが繰り返しの制御の
ための演算回数（Ｗ）の設定、ステップ２は第１ビツト
の演算であり、ステップ３〜５で第２ビツト以降につい
ての各１ビツト演算を繰り返すために、ステップ３で演
算回数を−１する減算命令の処理、ステップ４で残り回
数を識別して終了するための分岐命令の処理、ステップ
５で１ビツト演算と共に次のオペランドへアドレスを進
める命令の処理を行う。
ための演算回数（Ｗ）の設定、ステップ２は第１ビツト
の演算であり、ステップ３〜５で第２ビツト以降につい
ての各１ビツト演算を繰り返すために、ステップ３で演
算回数を−１する減算命令の処理、ステップ４で残り回
数を識別して終了するための分岐命令の処理、ステップ
５で１ビツト演算と共に次のオペランドへアドレスを進
める命令の処理を行う。
第５図は以上の処理を実行する処理装置の構成例を示す
ブロック図であり、命令コードを格納するコードメモリ
１０と、命令コードに従って演算を実行する演算機構１
２と、保持する命令アドレスに従ってコードメモリ１０
から命令コードを順次読み出して演算機構１２に供給し
、又命令アドレスの歩進及び分岐命令等による次の命令
アドレスの制御を行う制御部１１からなる。
ブロック図であり、命令コードを格納するコードメモリ
１０と、命令コードに従って演算を実行する演算機構１
２と、保持する命令アドレスに従ってコードメモリ１０
から命令コードを順次読み出して演算機構１２に供給し
、又命令アドレスの歩進及び分岐命令等による次の命令
アドレスの制御を行う制御部１１からなる。
演算機構１２には、１命令コードを保持する命令レジス
タ、１３と１、ｉｎｌ 、 ｉｎ２から入力する、各所
定幅（例えば１ビツト）データについて、命令レジスタ
１３のオペレーションコード（図にＯＰで示す）に従う
各種演算を実行する演算器１４と、前記所定幅の複数の
データを保持するレジスタ群１５と、データを記憶する
外部メモリ１６を有する。
タ、１３と１、ｉｎｌ 、 ｉｎ２から入力する、各所
定幅（例えば１ビツト）データについて、命令レジスタ
１３のオペレーションコード（図にＯＰで示す）に従う
各種演算を実行する演算器１４と、前記所定幅の複数の
データを保持するレジスタ群１５と、データを記憶する
外部メモリ１６を有する。
演算命令の多くの命令コードは、例えば命令レジスタ１
３に示すように、各所定ビット長の０２部さ、レジスタ
群１５のデータのアドレスを指定する各ボー）ａ、ｂ、
ｃ部と、外部メモリ１６を指定するメモリアドレス部か
らなり、ボート３部とポート５部で指定されるレジスタ
のデータをレジスタ群Ｉ５から読み出して演算器１４の
ｉｎｌ 、 ｉｎ２に入力し、演算器１４から出力され
る演算結果のデータをレジスタ群１５のボートＣ部で指
定されるレジスタに格納するのを基本様式として、例え
ば０２部の指定により、ボートａ、ｂ又はＣの代わりに
メモリアドレス部で指定される外部メモリ１６のデータ
をオペランドとする。
３に示すように、各所定ビット長の０２部さ、レジスタ
群１５のデータのアドレスを指定する各ボー）ａ、ｂ、
ｃ部と、外部メモリ１６を指定するメモリアドレス部か
らなり、ボート３部とポート５部で指定されるレジスタ
のデータをレジスタ群Ｉ５から読み出して演算器１４の
ｉｎｌ 、 ｉｎ２に入力し、演算器１４から出力され
る演算結果のデータをレジスタ群１５のボートＣ部で指
定されるレジスタに格納するのを基本様式として、例え
ば０２部の指定により、ボートａ、ｂ又はＣの代わりに
メモリアドレス部で指定される外部メモリ１６のデータ
をオペランドとする。
前記の処理の流れから明らかなように、各１ビツト演算
命令の命令コードの長さをり。ビットとすると、命令コ
ードの総量ビット数は 第４図の（ａ）の場合 ロ、＝ｗ１０、（ｂ）の場合
ｏ２＞２Ｌ。
命令の命令コードの長さをり。ビットとすると、命令コ
ードの総量ビット数は 第４図の（ａ）の場合 ロ、＝ｗ１０、（ｂ）の場合
ｏ２＞２Ｌ。
を要する。
本発明はこのような処理の場合の命令コードの総量を減
少できる命令制御方式を目的とする。
少できる命令制御方式を目的とする。
第１図は、本発明の構成を示すブロック図である。
図は処理装置の構成を示し、２０は命令コードを格納す
るコードメモリ、２１はコードメモリ２０から読み出し
た命令コードを保持する命令レジスタ、２２は演算命令
を実行する演算機構、２３は命令コードを命令レジ゛ス
タ２Ｉに読み出し、命令レジスタ２１の命令コードから
生成する制御情報を演算機構２２に供給する制御部２４
からなる制２１１機構である。
るコードメモリ、２１はコードメモリ２０から読み出し
た命令コードを保持する命令レジスタ、２２は演算命令
を実行する演算機構、２３は命令コードを命令レジ゛ス
タ２Ｉに読み出し、命令レジスタ２１の命令コードから
生成する制御情報を演算機構２２に供給する制御部２４
からなる制２１１機構である。
命令コードを保持するコードメモリ２０と、コードメモ
リ２０から該命令コードを読み出し、該命令コードに従
う制御情報を演算機構２２に供給する制御機構２３と、
供給された該制御情報により所定の演算を実行する演算
機構２２とを有する処理装置において、該命令コードに
、オペランドのアドレスを指定する所定のアドレス部と
、回数指定部と、増減指定部とを設ける。
リ２０から該命令コードを読み出し、該命令コードに従
う制御情報を演算機構２２に供給する制御機構２３と、
供給された該制御情報により所定の演算を実行する演算
機構２２とを有する処理装置において、該命令コードに
、オペランドのアドレスを指定する所定のアドレス部と
、回数指定部と、増減指定部とを設ける。
制御機構２３は、命令コードから生成する前記の制御情
報を回数指定部の指定によって定まる回数繰り返し生成
して、演算機構２２に供給し、この制御情報に含むオペ
ランドアドレスを、アドレス部のアドレスを増減指定部
の指定に従って、その繰り返しごとに累積して所定数づ
つ増加及び減少させて生成する。
報を回数指定部の指定によって定まる回数繰り返し生成
して、演算機構２２に供給し、この制御情報に含むオペ
ランドアドレスを、アドレス部のアドレスを増減指定部
の指定に従って、その繰り返しごとに累積して所定数づ
つ増加及び減少させて生成する。
この制御方式により、１命令コードによって、従来の複
数命令コードで行うのと同等回数の演算を実行すること
ができるようになるので、命令コードの所要メモリ量を
減少できる。
数命令コードで行うのと同等回数の演算を実行すること
ができるようになるので、命令コードの所要メモリ量を
減少できる。
本発明による命令コードは、例えば第１図の命令レジス
タ２１内に詳細を例示するように、従来と同様の０２部
、ボート３部、ボート５部、ボートＣ部、メモリアドレ
ス部に、増減指定（ｕｄ）部と回数指定（ｔｉｍｅｓ）
部が追加される。又、要すれば０２部にはｃｒビットを
含むものとする。
タ２１内に詳細を例示するように、従来と同様の０２部
、ボート３部、ボート５部、ボートＣ部、メモリアドレ
ス部に、増減指定（ｕｄ）部と回数指定（ｔｉｍｅｓ）
部が追加される。又、要すれば０２部にはｃｒビットを
含むものとする。
制御機構２３の制御部２４は、従来のように命令アドレ
スを保持していて、その命令アドレスによりコードメモ
リ２０から１命令コードを読み出すと、命令レジスタ２
１に保持する。
スを保持していて、その命令アドレスによりコードメモ
リ２０から１命令コードを読み出すと、命令レジスタ２
１に保持する。
命令レジスタ２１は０２部を保持するレジスタ３０、ポ
ート３部、ボート５部、ボートＣ部及びメモリアドレス
部をそれぞれ保持し、所定値（例えば１）の加減算機能
を有するカウンタ３１〜３４、ｕｄ部を保持するレジス
タ３５、ｔｉｍｅｓ部を保持し、−１機能を有するカウ
ンタ３６からなる。
ート３部、ボート５部、ボートＣ部及びメモリアドレス
部をそれぞれ保持し、所定値（例えば１）の加減算機能
を有するカウンタ３１〜３４、ｕｄ部を保持するレジス
タ３５、ｔｉｍｅｓ部を保持し、−１機能を有するカウ
ンタ３６からなる。
制御部２４はレジスタ２１に保持される命令コードの内
容のうち、レジスタ３０の０２部をｃｒ変変更部子７経
由し、カウンタ３１〜３４の内容をそのま＼で、制御情
報として演算機構２２に供給するものとし、命令コード
を読み出した最初には、内容を変更することなく、それ
らを演算機構２２に渡す。
容のうち、レジスタ３０の０２部をｃｒ変変更部子７経
由し、カウンタ３１〜３４の内容をそのま＼で、制御情
報として演算機構２２に供給するものとし、命令コード
を読み出した最初には、内容を変更することなく、それ
らを演算機構２２に渡す。
演算機構２２は、例えば前記従来の演算機構１２と同様
の構成であって、制御機構２２が供給する制御情報を命
令レジスタ１３に設定することにより、従来と同様に演
算を実行する。
の構成であって、制御機構２２が供給する制御情報を命
令レジスタ１３に設定することにより、従来と同様に演
算を実行する。
命令コードのｕｄ部とｔｉｍｅｓ部の内容は、制御部２
４がレジスタ３５とカウンタ３６から読み取り、ｔｉｍ
ｅｓ部に指定された回数値だけ繰り返して、前記の制御
情報を演算機構２２に転送する。但しその際、カウンタ
３１〜３４を制御して、各転送ごとに例えばカウンタ３
１〜３４の各内容を１増加し、又はｌ減少する。増減方
向はｕｄ部の指定による。
４がレジスタ３５とカウンタ３６から読み取り、ｔｉｍ
ｅｓ部に指定された回数値だけ繰り返して、前記の制御
情報を演算機構２２に転送する。但しその際、カウンタ
３１〜３４を制御して、各転送ごとに例えばカウンタ３
１〜３４の各内容を１増加し、又はｌ減少する。増減方
向はｕｄ部の指定による。
この制御により、演算機構２２には、従来の演算命令を
前記繰り返し数だけ実行する場合と同様の制御情報が順
次転送される。
前記繰り返し数だけ実行する場合と同様の制御情報が順
次転送される。
第２図は制御部２４による前記の制御を示す処理の流れ
図であり、処理ステップ４０から始めて、命令コードを
コードメモリから読み出して命令レジスタ２１にセット
し、処理ステップ４１で最初の制御情報を転送すると、
処理ステップ４２でカウンタ３６の回数値によって、回
数値が１より大きければ、処理ステップ４３でレジスタ
３５のｕｄを識別し、増減指定値が１のとき増加、０の
とき減少として、増加指定であれば処理ステップ４４に
おいて、カウンタ３１〜３４を制御してポートａ −ｃ
部及びメモリアドレス部のアドレスを＋１し、又カウン
タ３６を制御して回数を−１し、更新した制御情報を処
理ステップ４Ｉで演算機構に渡す。
図であり、処理ステップ４０から始めて、命令コードを
コードメモリから読み出して命令レジスタ２１にセット
し、処理ステップ４１で最初の制御情報を転送すると、
処理ステップ４２でカウンタ３６の回数値によって、回
数値が１より大きければ、処理ステップ４３でレジスタ
３５のｕｄを識別し、増減指定値が１のとき増加、０の
とき減少として、増加指定であれば処理ステップ４４に
おいて、カウンタ３１〜３４を制御してポートａ −ｃ
部及びメモリアドレス部のアドレスを＋１し、又カウン
タ３６を制御して回数を−１し、更新した制御情報を処
理ステップ４Ｉで演算機構に渡す。
又、ｕｄ部が減少指定であれば、処理ステップ４５に示
すように、カウンタ３１〜３４のアドレスを−１し、カ
ウンタ３６は常に−１して、処理ステップ４１に進み、
以上の制御を処理ステップ４２で回数値が１になるまで
演算機構２２と同期した適当なタイミングで繰り返すこ
とにより、元の命令コードのｔｉｍｅｓがＷであれば、
制御情報をＷ回転速し、カウンタ３６の回数値が１にな
ると、処理ステップ４０に戻って、前記のように次の命
令コードの読み出しを行う。
すように、カウンタ３１〜３４のアドレスを−１し、カ
ウンタ３６は常に−１して、処理ステップ４１に進み、
以上の制御を処理ステップ４２で回数値が１になるまで
演算機構２２と同期した適当なタイミングで繰り返すこ
とにより、元の命令コードのｔｉｍｅｓがＷであれば、
制御情報をＷ回転速し、カウンタ３６の回数値が１にな
ると、処理ステップ４０に戻って、前記のように次の命
令コードの読み出しを行う。
以上の制御において、制御情報として転送する０２部の
内容はｃｒ変変更部子７制御して、指定されるオペレー
ションコードに従って、論理演算の場合はｃｒビットの
値をそのま−通し、算術演算の場合は最初の制御情報の
み指定値として、第２回以後の制御情報では強制的にｃ
ｒビットを０にして演算機構２２に送る。
内容はｃｒ変変更部子７制御して、指定されるオペレー
ションコードに従って、論理演算の場合はｃｒビットの
値をそのま−通し、算術演算の場合は最初の制御情報の
み指定値として、第２回以後の制御情報では強制的にｃ
ｒビットを０にして演算機構２２に送る。
演算機構２２では直前の演算結果のキャリイを保持し、
ｃｒビットの値がＯであれば、保持するキャリイの値を
演算に加え、Ｃｒビットの値が１であれば保持している
キャリイを無視した演算とし、以上によってキャリイを
使用する命令と使用しない命令の制御情報を１命令コー
ドから生成できるようにする。
ｃｒビットの値がＯであれば、保持するキャリイの値を
演算に加え、Ｃｒビットの値が１であれば保持している
キャリイを無視した演算とし、以上によってキャリイを
使用する命令と使用しない命令の制御情報を１命令コー
ドから生成できるようにする。
第３図（ａ）はレジスタのアドレスＸとｙにある各Ｗビ
ットデータを加算して、アドレス２に格納する命令の一
例であり、前記の制御によってこの命令を実行する場合
に、演算機構２２へ転送される制御情報とレジスタ３５
の増減指定値、及びカウンタ３６の回数値の内容を第３
図（ｂ）に示す。このようにしてＷビットの加算を１命
令コードで指定することが可能になる。
ットデータを加算して、アドレス２に格納する命令の一
例であり、前記の制御によってこの命令を実行する場合
に、演算機構２２へ転送される制御情報とレジスタ３５
の増減指定値、及びカウンタ３６の回数値の内容を第３
図（ｂ）に示す。このようにしてＷビットの加算を１命
令コードで指定することが可能になる。
以上ｑ制御方式による命令コードの所要量を見積もると
、前記第４図（ａ）で説明した従来の場合の所要量り、
ビットは、Ｎ回の処理があるプログラムの場合に各処理
対象の平均データ長をＷビットとして、 Ｄ
Ｉ＝ Ｎ ＬＯＷである。−力木発明による場合には
、各命令コードで本発明により増加するｃｒビット、ｔ
ｉｍｅｓ部、ｕｄ部の長さをそれぞれＬ Ｃｒｓ Ｌｔ
、Ｌｕ４として、所要量Ｄビットは、 Ｄ−Ｎ（Ｌｏ ＋ Ｌｃ−＋ ＬＬ ＋ Ｌｕｄ）とな
る。従って、Ｗ＝１では当然従来の命令コードの方が所
要量は少ない。
、前記第４図（ａ）で説明した従来の場合の所要量り、
ビットは、Ｎ回の処理があるプログラムの場合に各処理
対象の平均データ長をＷビットとして、 Ｄ
Ｉ＝ Ｎ ＬＯＷである。−力木発明による場合には
、各命令コードで本発明により増加するｃｒビット、ｔ
ｉｍｅｓ部、ｕｄ部の長さをそれぞれＬ Ｃｒｓ Ｌｔ
、Ｌｕ４として、所要量Ｄビットは、 Ｄ−Ｎ（Ｌｏ ＋ Ｌｃ−＋ ＬＬ ＋ Ｌｕｄ）とな
る。従って、Ｗ＝１では当然従来の命令コードの方が所
要量は少ない。
Ｗ≧２の場合には、
ＤＩ−Ｄ＝ＮＬ＊ （Ｗ−１）
−Ｎ （Ｌｃ、＋Ｌｔ ＋ｔ、ｕ、ｔ）＝ＮＬ、（Ｗ−
２） ＋Ｎ （ＬＯ＜ ｔ、ｃ、十Ｌｔ ＋ Ｌｏ） １こ
−で、Ｌｏをｃｒをのぞくオペレーションコードの部分
Ｌ ６９とその他のＬ ａｍに分けてｔ、、＝ Ｌ、、
＋ Ｌａｄとし、又Ｌｃ、＝Ｌ、、＝１であるので、Ｄ
Ｉ−Ｄ＝ＮＬＯ（Ｗ−２） ＋Ｎ （（Ｌ、ｐ−２）＋ （Ｌ、ｔ−Ｌｔ ））とな
る。
２） ＋Ｎ （ＬＯ＜ ｔ、ｃ、十Ｌｔ ＋ Ｌｏ） １こ
−で、Ｌｏをｃｒをのぞくオペレーションコードの部分
Ｌ ６９とその他のＬ ａｍに分けてｔ、、＝ Ｌ、、
＋ Ｌａｄとし、又Ｌｃ、＝Ｌ、、＝１であるので、Ｄ
Ｉ−Ｄ＝ＮＬＯ（Ｗ−２） ＋Ｎ （（Ｌ、ｐ−２）＋ （Ｌ、ｔ−Ｌｔ ））とな
る。
Ｌ、即ちアドレス部は、Ｌｕ即ちｔｉｍｅｓ部より短く
ないと考えてよく、又オペレーションコードは通常８種
類以上あるのでＬｏ、≧３であるので、この条件におい
て上式の右辺は常に正となる。即ちり、＞Ｄであり、従
って本発明の方式による命令コードの所要量の方が常に
少ない。第４図（ｂ）の場合の所要ｉｔ ｏ ｔビット
は、 ［１ｚ＝＝ ２ ＮＬＩＩ であり、従ってり、−Ｄは前記のｏ、−Ｄの式でＷ＝２
とした場合と等しくなり、同様にしてり、＞Ｄが言える
。
ないと考えてよく、又オペレーションコードは通常８種
類以上あるのでＬｏ、≧３であるので、この条件におい
て上式の右辺は常に正となる。即ちり、＞Ｄであり、従
って本発明の方式による命令コードの所要量の方が常に
少ない。第４図（ｂ）の場合の所要ｉｔ ｏ ｔビット
は、 ［１ｚ＝＝ ２ ＮＬＩＩ であり、従ってり、−Ｄは前記のｏ、−Ｄの式でＷ＝２
とした場合と等しくなり、同様にしてり、＞Ｄが言える
。
以上では１ビツト演算の命令について説明したが、２ビ
ット以上の語を処理単位とする演算命令の場合も同様の
制御方式が適用できる。その場合にも、前記の比較の式
が同様に成り立ち、前記の計算から２語以上の処理で本
発明が有効であることは明らかである。
ット以上の語を処理単位とする演算命令の場合も同様の
制御方式が適用できる。その場合にも、前記の比較の式
が同様に成り立ち、前記の計算から２語以上の処理で本
発明が有効であることは明らかである。
以上の説明から明らかなように本発明によれば、計算機
の演算命令において、所要の処理に必要な命令コードの
、総メモリ量を減少できるので、計算機システムの経済
性及び性能を改善するという著しい工業的効果がある。
の演算命令において、所要の処理に必要な命令コードの
、総メモリ量を減少できるので、計算機システムの経済
性及び性能を改善するという著しい工業的効果がある。
第１図は本発明の構成を示すブロック図、第２図は本発
明の制御部の処理の説明図、第３図は本発明の命令コー
ド例の説明図、第４図は従来の命令による処理の説明図
、第５図は従来の構成例を示すブロック図である。 図において、 １０、２０は°コードメモリ′、１１．２４は制御部、
１２．２２は演算機構、 １３．２１は命令レジスタ
、１４は演算器、 １５はレジスタ群、１６は
外部メモリ、 ２３は制′ａａ構、３０、３５はレ
ジスタ、 ３１〜３４．３６はカウンタ、３７はｃｒ
変史部 本発明の制御部の処理の説明図 第 ２ｒＥＪ ら） 本発明の命令コード例の説明図 第３図 本発明の構成を余すブロック図 第１図 従来の命令による処理の説明図 第４図
明の制御部の処理の説明図、第３図は本発明の命令コー
ド例の説明図、第４図は従来の命令による処理の説明図
、第５図は従来の構成例を示すブロック図である。 図において、 １０、２０は°コードメモリ′、１１．２４は制御部、
１２．２２は演算機構、 １３．２１は命令レジスタ
、１４は演算器、 １５はレジスタ群、１６は
外部メモリ、 ２３は制′ａａ構、３０、３５はレ
ジスタ、 ３１〜３４．３６はカウンタ、３７はｃｒ
変史部 本発明の制御部の処理の説明図 第 ２ｒＥＪ ら） 本発明の命令コード例の説明図 第３図 本発明の構成を余すブロック図 第１図 従来の命令による処理の説明図 第４図
Claims (1)
- 【特許請求の範囲】 メモリ（２０）から命令コードを読み出し、該命令コー
ド（２１）に従う制御情報を演算機構に供給する制御機
構（２３）と、供給された該制御情報により所定の演算
を実行する該演算機構（２２）とを有する処理装置にお
いて、 該命令コードに、所定のアドレス部と、回数指定部と、
増減指定部とを設け、 該制御機構（２３）は、該制御情報を該回数指定部の指
定によって定まる回数繰り返し生成して、該演算機構（
２２）に供給し、 該制御情報に含むオペランドアドレスを、該アドレス部
のアドレスを該増減指定部の指定に従って、該繰り返し
ごとに累積して所定数づつ増加及び減少させて生成する
ように構成されていることを特徴とする命令制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2429789A JPH02204832A (ja) | 1989-02-02 | 1989-02-02 | 命令制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2429789A JPH02204832A (ja) | 1989-02-02 | 1989-02-02 | 命令制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02204832A true JPH02204832A (ja) | 1990-08-14 |
Family
ID=12134233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2429789A Pending JPH02204832A (ja) | 1989-02-02 | 1989-02-02 | 命令制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02204832A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003099247A (ja) * | 2001-09-21 | 2003-04-04 | Yamaha Corp | プログラムメモリ削減方法およびプログラムメモリ読出回路 |
| JP2008299501A (ja) * | 2007-05-30 | 2008-12-11 | Sanyo Electric Co Ltd | プロセッサ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5088949A (ja) * | 1973-12-10 | 1975-07-17 | ||
| JPS52120641A (en) * | 1976-04-02 | 1977-10-11 | Fujitsu Ltd | Micro program control system |
-
1989
- 1989-02-02 JP JP2429789A patent/JPH02204832A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5088949A (ja) * | 1973-12-10 | 1975-07-17 | ||
| JPS52120641A (en) * | 1976-04-02 | 1977-10-11 | Fujitsu Ltd | Micro program control system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003099247A (ja) * | 2001-09-21 | 2003-04-04 | Yamaha Corp | プログラムメモリ削減方法およびプログラムメモリ読出回路 |
| JP2008299501A (ja) * | 2007-05-30 | 2008-12-11 | Sanyo Electric Co Ltd | プロセッサ |
| US8255672B2 (en) | 2007-05-30 | 2012-08-28 | Semiconductor Components Industries, Llc | Single instruction decode circuit for decoding instruction from memory and instructions from an instruction generation circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5509006A (en) | Apparatus and method for switching packets using tree memory | |
| EP0102242B1 (en) | Data processing apparatus | |
| US4833640A (en) | Register bank change including register to register transfer in a data processing system | |
| US4037213A (en) | Data processor using a four section instruction format for control of multi-operation functions by a single instruction | |
| WO1996018955A1 (en) | Method and system for accumulating values in a computing device | |
| EP1128262A2 (en) | Mapping circuitry and method for register renaming | |
| US4734877A (en) | Vector processing system | |
| US4417305A (en) | Method for evaluating boolean expressions | |
| JPH02204832A (ja) | 命令制御方式 | |
| US4611273A (en) | Synchronized microsequencer for a microprocessor | |
| SU1444760A1 (ru) | Устройство дл возведени в квадрат последовательного р да чисел | |
| JP2812610B2 (ja) | パイプライン制御方式 | |
| JP2541697B2 (ja) | パイプライン演算装置 | |
| US5774740A (en) | Central processing unit for execution of orthogonal and non-orthogonal instructions | |
| JPH0728639A (ja) | マイクロプロセッサ | |
| SU976438A1 (ru) | Устройство дл определени длины строки символов | |
| JP2989830B2 (ja) | ベクトル処理方法 | |
| JP2812501B2 (ja) | パイプライン制御方式 | |
| SU896623A1 (ru) | Устройство управлени конвейерным вычислительным устройством | |
| JP2576589B2 (ja) | 仮想記憶アクセス制御方式 | |
| JP3708560B2 (ja) | データフロー型情報処理装置 | |
| JPH02287732A (ja) | レジスタアドレス生成装置 | |
| JPS63104179A (ja) | ベクトル処理装置 | |
| Som et al. | Throughput enhancement in multiprocessor architectures for pipelining and digital signal processing applications | |
| GB2137786A (en) | Pipelined Digital Data Processor |