JPH02204847A

JPH02204847A - キャッシュメモリ装置

Info

Publication number: JPH02204847A
Application number: JP1024605A
Authority: JP
Inventors: Hitoshi Takagi; 均高木
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-02-02
Filing date: 1989-02-02
Publication date: 1990-08-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】皮翫欠１本発明は情報処理装置に関し、特にキャッシュメモリ装
置に関する。

良圭盈韮今日、多くの情報処理装置は仮想記憶方式を採用してい
る。この方式は、実際に情報処理装置に備わっている主
記憶のアドレス空間（実アドレス空間という）よりも大
きなアドレス空間（仮想アドレス空間）を想定して、こ
の仮想アドレスと実アドレスの変換には、アドレス変換
表を用いるものである。仮想アドレスと実アドレスとの
対応はｒベージ」と呼ばれる単位で行われ、最も頻繁に
アクセスされるページを実アドレス空間に置き、他のペ
ージはディスクなどの二次記憶に置かれる。

通常、変換表は主記憶に置かれている。毎回のメモリア
クセスの度に、この変換表をアクセスするのは性能を＠
端に落とすことになる。何故なら、主記憶は通常情報処
理装置内の演算処理部のサイクルタイムに比べて２〜３
０倍遅いサイクルタイムを持つからである。このため、
演算処理部内に、アドレス変換バッファと呼ばれる小数
であるが、演算処理部のサイクルタイムと同じ程度のス
ピードのデープルを備えている。

同様に、主記憶中のテーブルについても、演算処理部内
に高速なバッファを備えている情報処理装置が多い、こ
れは、キャッシュメモリと呼ばれる。主記憶はブロック
と呼ばれる単位に分割され、そのブロック単位でキャッ
シュメモリにロードされる。

キャッシュメモリは通常主記憶の内容のコピーを保持す
るデータ部（データアレイＤＡ＞と、ＤＡに保持されて
いるデータのアドレスをＤＡの各ブロックに対応して保
持するアドレス部（アドレスアレイＡＡ）とからなる、
キャッシュメモリに対するアクセスは次のように行われ
る。まず、アクセスしたいアドレスとＡＡの各ブロック
に対する内容とを比較し、ＡＡ中に同じアドレスのエン
トリが存在したら、それに対応するＤＡのブロックを読
出す、ＡＡのエントリには多くの場合実アドレスが、希
に仮想アドレスが格納される。

一方、今回の情報処理システムの大規模化に伴い、情報
処理装置の仮想アドレスを実アドレスは大幅に拡大され
ている。このため、両アドレスを表現するビット数は３
０ビット以上になっている。

キャッシュメモリのＡＡに納められるアドレスも少なく
とも、ブロックを表わす３〜４ビツトとアドレス範囲に
よるグループ化で取除けるビットを除いても、二十数ビ
ット必要となる。さらに、大きなアドレス空間を効率よ
く運用するために、キャッシュメモリの容量も増加の一
途をたどついている。

この様に、ＡＡの容量は同じ傾向から発生した二つの要
求のため、各エントリの幅、各エントリの数とも増加す
る傾向がある。ＡＡのエントリに含まれるビット数〈幅
）が増加すると、ＡＡを構成するＲ　Ａ　Ｍ　（Ｒａｎ
ｄＱＩＩ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）が増加し、こ
れらをドライブするために多大なゲート数、および電力
を必要とする。また、キャッシュメモリのアクセスの度
に比較するビット数が増えることにより、回路の遅延時
間が増し情報処理装置の処理能力を決定するクロックサ
イクルはこの部分で決定されてしまう。

１肌立亘躬本発明の目的は、ＡＡのエントリに含まれるビット数（
幅）を少なくして、回路の遅延時間の縮小を図ったキャ
ッシュメモリ装置を提供することである。

魚浬ぎ２１１威本発明によれば、入力された主記憶へのアクセス仮想ア
ドレスを実アドレスへ変換ずべく複数のエントリを有す
るアドレス変換バッファと、前記主記憶の格納データの
コピーを所定大きさのブロック単位で管理すべくブロッ
ク単位で保持するデータアレイと、前記ブロックに夫々
対応した前記主記憶のアドレスを特定する情報を保持す
るアドレスアレイと、前記アドレス変換バッファと前記
アドレスアレイとを前記アクセス仮想アドレスによる索
引結果によりキャツシュヒツトの有無を判定するキャツ
シュヒツト判定手段とを含むキャッシュメモリ装置であ
って、前記アドレスアレイは、前記アドレス変換バッフ
ァのエントリを特定する索引アドレス情報を保持してお
り、また前記アドレス変換バッファ及び前記アドレスア
レイの各エントリは、前記アドレス変換バッファの対応
エントリの世代を表示する世代情報を保持しており、前
記キャツシュヒツト判定手段は前記アドレス変換バッフ
ァの索引アドレス情報と、前記アドレスアレイの索引結
果の他に、更にこれ等索引された対応エントリの世代情
報をも用いてキャツシュヒツトの判定をなすように構成
されていることを特徴とするキャッシュメモリ装置が得
られる。

に止贋次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

なお、本実施例では、仮想アドレス（ＶＡ）、実アドレ
ス（ＰＡ）共に３２ビツト、仮想記憶管理におけるペー
ジはＩＫバイト（Ｉ　Ｋ　＝　１０２４）とする、アド
レス変換バッファ（ＴＬＢ）およびキャッシュメモリは
２レベル（コンパートメント、ウェイともいう）のセッ
トアソシアティブ構成とする。ＴＬＢのアドレスは５１
２とし、ページ番号（３２ビツトの仮想アドレスからペ
ージ内アドレス分１０ビットを引いた２２ビツト）の下
位９ビツトでアドレッシングするとする。この条件では
、ＴＬＢのキ一部（要求された仮想アドレスと比較する
部分でＴＬＢＫと称す）の各エントリは１３ビツトの幅
をもつ、ＴＬＢＫと対応して、実ページ番号を持つＴＬ
Ｂのデータ部（ＴＬＢＤ）は２２ビツトである。

キャッシュメモリはブロックサイズ１６バイトで、ペー
ジ内アドレスの上位６ビツトでアドレスアレイＡＡをア
ドレッシングする。即ちカラム数は６４である０通常で
あればアドレスアレイＡＡの各エントリにはＴＬＢＤと
同じ２２ビツトが格納されるはずであるが、本発明では
、ＴＬＢをアドレッシングする９ビツトのみで良いこと
になる。

次にキャッシュメモリの読出し動作について説明する。

このキャッシュメモリにはアクセス要求仮想アドレスが
、信号線１０１を通じて仮想アドレスレジスタ（ＶＡＲ
）２に納められる。ＶＡＲ２によって、アドレス変換バ
ッファ（ＴＬＢ）３とアドレスアレイ（ＡＡ＞４が並列
にアクセスされる。先ず、ＴＬＢ３はＶＡＲ２に納めら
れた仮想アドレスのうち、仮想ページ番号の下位９ビツ
トでアドレッシングされる。これは信号線１０３によっ
て行われる。これにより指定されたＴＬＢ３のキ一部（
ＴＬＢＫ）とＴＬＢ３のデータ部（ＴＬＢＤ）の各レベ
ルのエントリに納められた内容が読出される。

ＴＬＢＫの読出しデータは夫々ＶＡＲ２の仮想ページ番
号の上位１３ビツトと比較回路１１および１２によって
比較され、一致したときのみそれらの出力信号線１１５
および１１６が論理値１となる。

なお、与えられた仮想アドレスに対して、２つのレベル
のうち、いずれか一方しか一致しないようにＴＬＢの登
録方法は制御されている。

与えられた仮想アドレスに対して、ＴＬＢＫの内容が一
致したとき、これをＴＬＢヒツトと言う。

また、信号＆１１１５および１１６に与えられている論
理的意味をヒツト信号と言う。

ＴＬＢＤの出力は対応するＴＬＢＫによるヒツト信号に
より、実アドレスセレクタ（ＰＸ）１８で選択され、実
アドレスレジスタ（ＰＡＲ）５に格納される。

一方、アドレスアレイ（ＡＡ）４はＶＡＲ２に納められ
た仮想アドレスのページ内アドレスの部分の上位６ビツ
トによってアドレッシングされる（信号線１０５　）　
、信号線１０５のアドレスによって選ばれた２つのレベ
ルのデータは、比較回路１４および１５によって、信号
線１０３のＴＬＢをアドレッシングした仮想ページ番号
の下位９ビツトと比較される。

ＡＡ４内には、ＴＬＢのエントリのうち一つを特定する
ＴＬＢアドレスと、ＴＬＢのレベルが納められている。

よって、比較回路１４と１５は与えられた仮想アドレス
のうち、ＴＬＢアドレスに当る部分（信号線１０３）と
、上述のＡＡＪ内の２つの情報、そしてＴＬＢの各レベ
ルのヒツト信号１１５および１１６を入力とする。

比較回路１４および１５の詳細を第２図に示す。

ＴＬＢアドレスは比較器２０１によって比較される。

信号線１１３は２ビツトの情報で、ＡＡ４に納められて
いるＴＬＢアドレスがどちらのＴＬＢのレベルかを示し
ている。アンド回路２０２および２０３は’Ｔ’　Ｌ　
Ｂの二つのヒツト信号１１５および１１６と信号線１１
３（丁度、信号線１１５と１１６と同じ対応を示す２本
の線である）との一致を調べている。いずれかが一致し
ていれば、オア回路２０４の出力２０９は論理値１にな
り、アンド回路２０５で先の比較器２０１の比較出力２
０８の有効条件を与える。

比較回路１４および１５の出力は２ビツトのヒットレベ
ルレジスタ（ＡＨＲ）６に納められる。

ＡＨＲ６の内容によって次のサイクルの動作が決定する
。

■ＡＨＲ６のいずれかのビットが論理１のとき。

このときの状態をキャツシュヒツトという、データアレ
イ（ＤＡ）８がアクセスされ、読出しデータがリードデ
ータレジスタ（ＲＤＲ）１０に納められる。ＤＡ８はＰ
ＡＲ５の下位１０ビツト、即ちページ内アドレスでアド
レッシングされる。各レベルに対応したデータが読出さ
れ、データセレクタ（ＤＸ）９で、ＡＨＲ６に納められ
ているヒツトしたレベルの方が選択され、ＲＤＲＩＯに
格納される。ＲＤＲＩＯに納められたデータは信号線１
１３により、要求元へ返送される。

■ＡＨＲ６のいずれのビットも論理０のとき。

このときの状態をキャッシュミスという、ＡＨＲにキャ
ッシュのヒツト信号が納められたと同時に別の２つのレ
ジスタにもキャッシュミス時に必要な情報が納められる
。ＪＩＣヤッシュ登録アドレスレジスタ（ＣＡＲ）７に
は、キャッシュミスを引き起こした要求アドレスのＴＬ
Ｂアドレスが納められ、ＴＬＢレベルレジスタ（ＴＲ）
１７には、ＴＬＢヒツトしたレベルが納められる。

キャッシュミスが認識されると、ＣＡＲ７とＴＲ１７の
内容は先ず、夫々アドレスアレイ書込みレジスタ（ＡＷ
Ｒ）２０とＴＬＢレベル書込みレジスタ（ＷＴＲ）２１
に納められる。そして、ＡＨＲ２０とＷＴＲ２１はＡＡ
４の対応する部分に書込まれる。アドレスアレイ書込み
レベルレジスタ（ＡＷＬＲ）１９は、ＡＡ４のどちらの
レベルに書込むかを指示するものである。ＡＷＬＲ１９
の内容は適当な方法で決定される。

一方、要求されたデータをキャッシュメモリへ主記憶か
らロードする必要がある。そのため、ＰＡＲ５のアドレ
スを主記憶へ送り、該当するブロックのデータをＤＡ８
ヘロードする。

ＡＡ４の書込みおよびＤＡ８へのロードの終了後、もう
−度、要求された仮想アドレスでキャッシュメモリがア
クセスされ、今度はキャツシュヒツトとなる。前述のよ
うに、ＴＬＢ３には仮想アドレスと実アドレスの変換表
の一部の写しが置かれている。そして、もしキャッシュ
メモリ１に要求された仮想アドレスに対するＴＬＢ３の
エントリが無い場合には、主記憶にある変換表をＴＬＢ
にコピーする必要がある。それを行うにはいろいろな方
法がある。ここでは、その詳細については述べない。

さて、ＴＬＢ３が書換えられたとしよう、すると、書換
えられたエントリには以前とは別の仮想アドレスと実ア
ドレスの組が納められている。但し、ＴＬＢのアドレス
は同一である。もし、ＡＡ４に書換える前のＴＬＢ３の
そのエントリを指す情報が納められていると、矛盾を起
こす。

そこで、本発明のキャッシュメモリには、ＴＬＢ３とＡ
Ａ４の各エントリに世代（ゼネレーション）を表わす情
報を持つ、読出しなＴＬＢ３とＡＡ４とのゼネレーショ
ンを比較し、違っていたらキャッシュミスあつかいとす
る。

ＴＬＢ３とＡＡ４とのアクセスが行われたとき、ＴＬＢ
３とＡＡ４とのゼネレーションをＴＬＢゼネレーション
レジスタ（ＴＧＲ）１３とＡＡゼネレーションレジスタ
（ＡＧＲ）１６とに夫々読出す０次のサイクルで、ゼネ
レーシラン比較回路２６により両者を比較して、違って
いれば、ＡＨＲ６の内容からキャッシュしットと判定で
きても、キャッシュミスあつかいとする。なぜなら、Ａ
Ａ４内に納められているゼネレーションのＴＬＢエント
リは既にＴＬＢ３のゼネレーションにｆｉ＃Ａ、えられ
ているからである。

キャッシュミス時のＡＡ書込み処理時に、ＴＧＲ１３の
内容はＡＡゼネレーション書込みレジスタ（ＡＧＷＲ）
２３を経由して、ＡＡ４の該当フィールドに書込まれる
。ゼネレーションに関する情報は通常数ビットの情報で
ある。ＴＬＢ３のエントリの書換えが行われた時、その
エントリのゼネレーションは、ＴＧＲ１３に古いゼネレ
ーションを読出してＴＬＢ書込み時に＋１加算器２４に
よって１つゼネレーションを増やして、ＴＬＢゼネレー
ション書込みレジスタ（ＴＧＷＲ）２２を逆じて書換え
られる。

ゼネレーションの数が予め用意したゼネレーションを表
わすビット数で表わせる範囲を越えた場合（ゼネレーシ
ョンオーバフロー）には、ゼネレーションオーバフロー
検出回路（ＧＯＣ）２５によってそれが検出される。ゼ
ネレーションオーバフローの時には、ＡＡ４の全てのエ
ントリを無効化する（ＷＴＲを論理０にして書込む）か
、ＡＡ４をスキャンしてゼネレーションオーバフローを
起したＴＬＢ３のエントリと同じＴＬＢアドレスを持つ
ＡＡＪ内のエントリを無効化する。

ｉ匪Ａ皇１この様に、本発明によれば、キャッシュメモリのアドレ
スアレイ（ＡＡ）にアドレスの代りにＴＬＢのエントリ
を特定する情報を格納するようにしたので、ＡＡを構成
するに必要なビット数が削減され、もって遅延時間、ハ
ードウェア量、電力量の減少が可能となるという効果が
ある。

【図面の簡単な説明】

第１図は本発明の実施例のシステムブロック図、第２図
は第１図のブロックの比較回路１４の具体例を示す図で
ある。主要部分の符号の説明２・・・・・・仮想アドレスレジスタ３・・・・・・アドレス変換バッファ４・・・・・・アドレスアレイ５・・・・・・実アドレスレジスタ８・・・・・・データアレイ１１．１２，１４．１５・・・・・・比較器

Claims

【特許請求の範囲】

（１）入力された主記憶へのアクセス仮想アドレスを実
アドレスへ変換すべく複数のエントリを有するアドレス
変換バッファと、前記主記憶の格納データのコピーを所
定大きさのブロック単位で管理すべくブロック単位で保
持するデータアレイと、前記ブロックに夫々対応した前
記主記憶のアドレスを特定する情報を保持するアドレス
アレイと、前記アドレス変換バッファと前記アドレスア
レイとを前記アクセス仮想アドレスによる索引結果によ
りキャッシュヒットの有無を判定するキャッシュヒット
判定手段とを含むキャッシュメモリ装置であって、前記
アドレスアレイは、前記アドレス変換バッファのエント
リを特定する索引アドレス情報を保持しており、また前
記アドレス変換バッファ及び前記アドレスアレイの各エ
ントリは、前記アドレス変換バッファの対応エントリの
世代を表示する世代情報を保持しており、前記キャッシ
ュヒット判定手段は前記アドレス変換バッファの索引ア
ドレス情報と、前記アドレスアレイの索引結果の他に、
更にこれ等索引された対応エントリの世代情報をも用い
てキャッシュヒットの判定をなすように構成されている
ことを特徴とするキャッシュメモリ装置。