JPH04216150A - 物理キャッシュ装置 - Google Patents
物理キャッシュ装置Info
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- JPH04216150A JPH04216150A JP2402767A JP40276790A JPH04216150A JP H04216150 A JPH04216150 A JP H04216150A JP 2402767 A JP2402767 A JP 2402767A JP 40276790 A JP40276790 A JP 40276790A JP H04216150 A JPH04216150 A JP H04216150A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
のメモリアクセスの実効的な高速化を可能にするキャッ
シュ装置に係わり、とくに物理アドレスを用いてデータ
を検索する物理キャッシュ装置に関する。
のメモリアクセスの実効的な高速化を可能にするキャッ
シュ装置に係わり、とくに物理アドレスを用いてデータ
を検索する物理キャッシュ装置に関する。
【０００２】
【従来の技術】近年、コンピュータシステムの命令実行
を高速に行うために、メモリ上の命令やデータの一部を
高速デバイスで実現したキャッシュ装置上に置き、実効
的なメモリアクセスを高速化することが行われてきた。 キャッシュ装置は、キャッシュヒット／ミスを判定する
ためのアドレスタグとして論理アドレスを使うか物理ア
ドレスを使うかによって、論理キャッシュと物理キャッ
シュに大別できる。とくに物理キャッシュでは、キャッ
シュ検索に物理アドレスを使用するためにアドレス変換
のオーバーヘッドが生じるという問題があった。この問
題を解決した従来の物理キャッシュ装置としては、たと
えば「アーキテクチャ，オブ．ザ．エヌ．エス．３２５
３２．マイクロプロセッサ」ディ・アルパート，ジェイ
・レビー，ビー・メイタル，アイ．トリプルイー．イン
ターショナル．コンファレンス．オン．コンピュータ．
デザイン，１９８７，１６８〜１７２ページ（“Ａｒｃ
ｈｉｔｅｃｔ ｕｒｅ ｏｆ ｔｈｅ ＮＳ３２５３２
Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ”，Ｄ． Ａｌｐｅｒ
ｔ， Ｊ． Ｌｅｖｙ， Ｂ． Ｍａｔａｌ， ＩＥＥ
Ｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃ
ｅ ｏｎ Ｃｏｍｐｕｔｅｒ Ｄｅｓｉｇｎ １９８７
， ｐｐ． １６８−１７２）に示されている。
を高速に行うために、メモリ上の命令やデータの一部を
高速デバイスで実現したキャッシュ装置上に置き、実効
的なメモリアクセスを高速化することが行われてきた。 キャッシュ装置は、キャッシュヒット／ミスを判定する
ためのアドレスタグとして論理アドレスを使うか物理ア
ドレスを使うかによって、論理キャッシュと物理キャッ
シュに大別できる。とくに物理キャッシュでは、キャッ
シュ検索に物理アドレスを使用するためにアドレス変換
のオーバーヘッドが生じるという問題があった。この問
題を解決した従来の物理キャッシュ装置としては、たと
えば「アーキテクチャ，オブ．ザ．エヌ．エス．３２５
３２．マイクロプロセッサ」ディ・アルパート，ジェイ
・レビー，ビー・メイタル，アイ．トリプルイー．イン
ターショナル．コンファレンス．オン．コンピュータ．
デザイン，１９８７，１６８〜１７２ページ（“Ａｒｃ
ｈｉｔｅｃｔ ｕｒｅ ｏｆ ｔｈｅ ＮＳ３２５３２
Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ”，Ｄ． Ａｌｐｅｒ
ｔ， Ｊ． Ｌｅｖｙ， Ｂ． Ｍａｔａｌ， ＩＥＥ
Ｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃ
ｅ ｏｎ Ｃｏｍｐｕｔｅｒ Ｄｅｓｉｇｎ １９８７
， ｐｐ． １６８−１７２）に示されている。
【０００３】この物理キャッシュ装置では、ダイレクト
マップ方式を採用し、キャッシュ検索をするためのイン
デックスを物理アドレスと論理アドレスが一致するペー
ジ内におさまるようにすることによって、キャッシュ検
索とアドレス変換とを並行して行い、アドレス変換のオ
ーバーヘッドを低減させている。
マップ方式を採用し、キャッシュ検索をするためのイン
デックスを物理アドレスと論理アドレスが一致するペー
ジ内におさまるようにすることによって、キャッシュ検
索とアドレス変換とを並行して行い、アドレス変換のオ
ーバーヘッドを低減させている。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、ページサイズより大きな容量をもつキャ
ッシュ装置を実現できないという問題点を有していた。
うな構成では、ページサイズより大きな容量をもつキャ
ッシュ装置を実現できないという問題点を有していた。
【０００５】本発明は上記問題に留意し、高速アクセス
が可能で、しかもキャッシュ容量に制限のない物理キャ
ッシュ装置を提供することを目的とする。
が可能で、しかもキャッシュ容量に制限のない物理キャ
ッシュ装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の上記目的を達成
するために、本発明の物理キャッシュ装置は物理アドレ
スをタグ情報とするキャッシュと、論理ページ番号を物
理ページ番号に変換する第一のアドレス変換手段と、ペ
ージ境界を越えて指定するインデックスのアドレス変換
対象アドレスに重なる部分を物理アドレスインデックス
に変換する第二のアドレス変換手段と、インデックスの
アドレス変換対象アドレスに重ならない部分と第二のア
ドレス変換手段で変換した物理アドレスインデックスと
によってキャッシュエントリを検索するエントリ検索手
段とを備え、第一のアドレス変換手段で変換された物理
アドレスと第二のアドレス変換手段で変換した物理アド
レスインデックスおよびエントリ検索手段により検索さ
れたエントリのタグ情報とを比較してキャッシュヒット
／ミスヒットを判定する判定手段を有するものである。
するために、本発明の物理キャッシュ装置は物理アドレ
スをタグ情報とするキャッシュと、論理ページ番号を物
理ページ番号に変換する第一のアドレス変換手段と、ペ
ージ境界を越えて指定するインデックスのアドレス変換
対象アドレスに重なる部分を物理アドレスインデックス
に変換する第二のアドレス変換手段と、インデックスの
アドレス変換対象アドレスに重ならない部分と第二のア
ドレス変換手段で変換した物理アドレスインデックスと
によってキャッシュエントリを検索するエントリ検索手
段とを備え、第一のアドレス変換手段で変換された物理
アドレスと第二のアドレス変換手段で変換した物理アド
レスインデックスおよびエントリ検索手段により検索さ
れたエントリのタグ情報とを比較してキャッシュヒット
／ミスヒットを判定する判定手段を有するものである。
【０００７】
【作用】上記構成の本発明の物理キャッシュ装置は、第
一のアドレス変換手段と第二のアドレス変換手段による
アドレス変換と、インデックスの内アドレス変換の対象
にならない部分を活用したエントリ検索手段によるキャ
ッシュ検索を同時に行っている。これにより、アドレス
変換のオーバーヘッドをなくし、しかも、キャッシュ容
量に制限を与えることがない。
一のアドレス変換手段と第二のアドレス変換手段による
アドレス変換と、インデックスの内アドレス変換の対象
にならない部分を活用したエントリ検索手段によるキャ
ッシュ検索を同時に行っている。これにより、アドレス
変換のオーバーヘッドをなくし、しかも、キャッシュ容
量に制限を与えることがない。
【０００８】
【実施例】（実施例１）
図１は本発明における第１の実施例の物理キャッシュ装
置の構成を示すブロック図である。図１に示すように構
成要素として１は第一のアドレス変換手段としてアドレ
ス変換を行うアドレス変換テーブル（以降ＴＬＢと記す
）、２は物理アドレスをタグ情報とするダイレクト方式
キャッシュで有りエントリ検索手段を内蔵している。 ３は第二のアドレス変換手段としてのインデックス変換
部、４，５は判定手段としての比較器、６は論理和をと
るＡＮＤゲートであり前記判定手段の一部を構成してい
る。
置の構成を示すブロック図である。図１に示すように構
成要素として１は第一のアドレス変換手段としてアドレ
ス変換を行うアドレス変換テーブル（以降ＴＬＢと記す
）、２は物理アドレスをタグ情報とするダイレクト方式
キャッシュで有りエントリ検索手段を内蔵している。 ３は第二のアドレス変換手段としてのインデックス変換
部、４，５は判定手段としての比較器、６は論理和をと
るＡＮＤゲートであり前記判定手段の一部を構成してい
る。
【０００９】以上のように構成された本実施例について
、以下その構成要素の関連動作を説明する。本実施例で
は、ページサイズ４ＫＢのページング方式仮想記憶シス
テムを仮定している。ＴＬＢ１は論理アドレスの上位２
０ビット論理アドレスＶＡ（０：１９）を２０ビットの
物理アドレスＰＡ（０：１９）に変換する。ページサイ
ズ４ＫＢであるので、論理アドレスの下位１２ビット論
理アドレスＶＡ（２０：３１）と物理アドレスの下位１
２ビット物理アドレスＰＡ（２０：３１）は同じである
。キャッシュ２はラインサイズ３２バイト、総ライン数
２５６の容量８ＫＢの物理キャッシュである。インデッ
クス変換部３はキャッシュ２の総ライン数と同じ数のエ
ントリを持ち、各エントリに物理アドレスＰＡ１９に相
当するタグ情報ＰＴＡＧ１９を保持する。
、以下その構成要素の関連動作を説明する。本実施例で
は、ページサイズ４ＫＢのページング方式仮想記憶シス
テムを仮定している。ＴＬＢ１は論理アドレスの上位２
０ビット論理アドレスＶＡ（０：１９）を２０ビットの
物理アドレスＰＡ（０：１９）に変換する。ページサイ
ズ４ＫＢであるので、論理アドレスの下位１２ビット論
理アドレスＶＡ（２０：３１）と物理アドレスの下位１
２ビット物理アドレスＰＡ（２０：３１）は同じである
。キャッシュ２はラインサイズ３２バイト、総ライン数
２５６の容量８ＫＢの物理キャッシュである。インデッ
クス変換部３はキャッシュ２の総ライン数と同じ数のエ
ントリを持ち、各エントリに物理アドレスＰＡ１９に相
当するタグ情報ＰＴＡＧ１９を保持する。
【００１０】以下、キャッシュアクセス動作について説
明する。論理アドレスＶＡ（０：３１）が与えられたと
き、上位の論理アドレスＶＡ（０：１９）を物理アドレ
スに変換するためにＴＬＢ１に入力する。同時にキャッ
シュ検索を行うために論理アドレスＶＡ（１９：２６）
の８ビットをキャッシュ側にも入力する。論理アドレス
ＶＡ（１９：２６）の８ビットによって、インデックス
変換部４のエントリを決定して対応するタグ情報ＰＴＡ
Ｇ１９を得る。このタグ情報ＰＴＡＧ１９とアドレス変
換対象とならない論理アドレスＶＡ（２０：２６）の７
ビットとを合わせた８ビットでキャッシュ２のキャッシ
ュエントリをエントリ変換手段により決定する。ＴＬＢ
１から得られた物理アドレスＰＡ（０：１９）と決定さ
れたエントリのタグ情報ＰＴＡＧ（０：１８）およびイ
ンデックス変換部３から得られたタグ情報ＰＴＡＧ１９
とを比較することによって、キャッシュヒット／ミスヒ
ットが判定できる。すなわち、物理アドレスＰＡ１９と
タグ情報ＰＴＡＧ１９を比較器５で、物理アドレスＰＡ
（０：１８）とタグ情報ＰＴＡＧ（０：１８）を比較器
４でそれぞれ比較し、各比較器の出力をＡＮＤゲート６
で論理和をとることによって、ヒット／ミスを判定する
。ヒットしていれば、ラッチ９をスルーにしてデータを
得る。ミスヒットであれば、通常の物理キャッシュと同
様にエントリプレースを行う。このとき、インデックス
変換部３の対応するエントリも物理アドレスＰＡ１９で
アップデートする。以上のような動作により、インデッ
クス変換部３を引くという小さなオーバーヘッドでキャ
ッシュエントリを検索することができ、かつ、仮想記憶
ページのサイズより大きな容量のダイレクトマップ方式
の物理キャッシュを実現できる。
明する。論理アドレスＶＡ（０：３１）が与えられたと
き、上位の論理アドレスＶＡ（０：１９）を物理アドレ
スに変換するためにＴＬＢ１に入力する。同時にキャッ
シュ検索を行うために論理アドレスＶＡ（１９：２６）
の８ビットをキャッシュ側にも入力する。論理アドレス
ＶＡ（１９：２６）の８ビットによって、インデックス
変換部４のエントリを決定して対応するタグ情報ＰＴＡ
Ｇ１９を得る。このタグ情報ＰＴＡＧ１９とアドレス変
換対象とならない論理アドレスＶＡ（２０：２６）の７
ビットとを合わせた８ビットでキャッシュ２のキャッシ
ュエントリをエントリ変換手段により決定する。ＴＬＢ
１から得られた物理アドレスＰＡ（０：１９）と決定さ
れたエントリのタグ情報ＰＴＡＧ（０：１８）およびイ
ンデックス変換部３から得られたタグ情報ＰＴＡＧ１９
とを比較することによって、キャッシュヒット／ミスヒ
ットが判定できる。すなわち、物理アドレスＰＡ１９と
タグ情報ＰＴＡＧ１９を比較器５で、物理アドレスＰＡ
（０：１８）とタグ情報ＰＴＡＧ（０：１８）を比較器
４でそれぞれ比較し、各比較器の出力をＡＮＤゲート６
で論理和をとることによって、ヒット／ミスを判定する
。ヒットしていれば、ラッチ９をスルーにしてデータを
得る。ミスヒットであれば、通常の物理キャッシュと同
様にエントリプレースを行う。このとき、インデックス
変換部３の対応するエントリも物理アドレスＰＡ１９で
アップデートする。以上のような動作により、インデッ
クス変換部３を引くという小さなオーバーヘッドでキャ
ッシュエントリを検索することができ、かつ、仮想記憶
ページのサイズより大きな容量のダイレクトマップ方式
の物理キャッシュを実現できる。
【００１１】（実施例２）
図２は本発明における第２の実施例の物理キャッシュ装
置の構成を示すブロック図である。図２に示すように図
１と同機能のものは同符号を付けてその構成要素を示し
ている。１はアドレス変換手段としてアドレス変換を行
うＴＬＢ、４は判定手段としての比較器、７，８は選択
手段としてのセレクタ、９はラッチであり、２２は複数
のキャッシュからなるダイレクト方式キャッシュであり
第一の実施例と同様にエントリ検索手段を内蔵する。
置の構成を示すブロック図である。図２に示すように図
１と同機能のものは同符号を付けてその構成要素を示し
ている。１はアドレス変換手段としてアドレス変換を行
うＴＬＢ、４は判定手段としての比較器、７，８は選択
手段としてのセレクタ、９はラッチであり、２２は複数
のキャッシュからなるダイレクト方式キャッシュであり
第一の実施例と同様にエントリ検索手段を内蔵する。
【００１２】以上のように構成された本実施例について
、以下その動作を説明する。本実施例では、ページサイ
ズ４ＫＢのページング方式仮想記憶システムを仮定して
いる。ＴＬＢ１は論理アドレスの上位２０ビット論理ア
ドレスＶＡ（０：１９）を２０ビットの物理アドレスＰ
Ａ（０：１９）に変換する。ページサイズ４ＫＢである
ので、論理アドレスの下位１２ビット論理アドレスＶＡ
（２０：３１）と物理アドレスの下位１２ビット物理ア
ドレスＰＡ（２０：３１）は同じである。キャッシュ２
２はラインサイズ３２バイト、総ライン数２５６の容量
８ＫＢの物理キャッシュであり、１２８ライン単位の２
面構成になっている。それぞれの面は、アドレス変換さ
れない論理アドレスＶＡ（２０：２６）の７ビットによ
って、エントリを同時に選択される。
、以下その動作を説明する。本実施例では、ページサイ
ズ４ＫＢのページング方式仮想記憶システムを仮定して
いる。ＴＬＢ１は論理アドレスの上位２０ビット論理ア
ドレスＶＡ（０：１９）を２０ビットの物理アドレスＰ
Ａ（０：１９）に変換する。ページサイズ４ＫＢである
ので、論理アドレスの下位１２ビット論理アドレスＶＡ
（２０：３１）と物理アドレスの下位１２ビット物理ア
ドレスＰＡ（２０：３１）は同じである。キャッシュ２
２はラインサイズ３２バイト、総ライン数２５６の容量
８ＫＢの物理キャッシュであり、１２８ライン単位の２
面構成になっている。それぞれの面は、アドレス変換さ
れない論理アドレスＶＡ（２０：２６）の７ビットによ
って、エントリを同時に選択される。
【００１３】以下、キャッシュアクセス動作について説
明する。論理アドレスＶＡ（０：３１）が与えられたと
き、上位の論理アドレスＶＡ（０：１９）を物理アドレ
スに変換するためにＴＬＢ１に入力する。同時にキャッ
シュ検索を行うために論理アドレスＶＡ（１９：２６）
の８ビットをキャッシュ側にも入力する。各１２８エン
トリの２面に対して、論理アドレスＶＡ（２０：２６）
の７ビットによって決定されるエントリを同時に決定し
、各面のタグ情報をセレクタ８に、データ情報をセレク
タ７に出力する。このとき、インデックスのアドレス変
換部分である論理アドレスＶＡ１９は使わない。
明する。論理アドレスＶＡ（０：３１）が与えられたと
き、上位の論理アドレスＶＡ（０：１９）を物理アドレ
スに変換するためにＴＬＢ１に入力する。同時にキャッ
シュ検索を行うために論理アドレスＶＡ（１９：２６）
の８ビットをキャッシュ側にも入力する。各１２８エン
トリの２面に対して、論理アドレスＶＡ（２０：２６）
の７ビットによって決定されるエントリを同時に決定し
、各面のタグ情報をセレクタ８に、データ情報をセレク
タ７に出力する。このとき、インデックスのアドレス変
換部分である論理アドレスＶＡ１９は使わない。
【００１４】ＴＬＢ１によってアドレス変換されて得ら
れた物理アドレスＰＡ１９によって、キャッシュ２２の
２面からセレクタ７，８に出力されている２つの候補の
うちの１つが決定される。この段階でキャッシュエント
リが決定されることになる。ＴＬＢ１から得られた物理
アドレスのうちの物理アドレスＰＡ（０：１８）と決定
されたエントリのタグ情報ＰＴＡＧ（０：１８）とを比
較することによって、キャッシュヒット／ミスヒットが
判定できる。ヒットしていれば、ラッチ９をスルーにし
てデータを得る。ミスヒットであれば、通常の物理キャ
ッシュと同様にエントリリプレースを行う。ただし、エ
ントリリプレースをするのは、キャッシュ２２の２つの
面のうち、ＰＡ１９によって決定される１つの面だけで
ある。
れた物理アドレスＰＡ１９によって、キャッシュ２２の
２面からセレクタ７，８に出力されている２つの候補の
うちの１つが決定される。この段階でキャッシュエント
リが決定されることになる。ＴＬＢ１から得られた物理
アドレスのうちの物理アドレスＰＡ（０：１８）と決定
されたエントリのタグ情報ＰＴＡＧ（０：１８）とを比
較することによって、キャッシュヒット／ミスヒットが
判定できる。ヒットしていれば、ラッチ９をスルーにし
てデータを得る。ミスヒットであれば、通常の物理キャ
ッシュと同様にエントリリプレースを行う。ただし、エ
ントリリプレースをするのは、キャッシュ２２の２つの
面のうち、ＰＡ１９によって決定される１つの面だけで
ある。
【００１５】以上のような動作により、セレクタを使っ
てあらかじめ候補をしぼっておき、物理アドレスの使用
をできるだけ遅らせることによって、アドレス変換オー
バーヘッドの生じないキャッシュエントリ検索をするこ
とができ、かつ、仮想記憶ページのサイズより大きな容
量のダイレクトマップ方式の物理キャッシュを実現でき
る。
てあらかじめ候補をしぼっておき、物理アドレスの使用
をできるだけ遅らせることによって、アドレス変換オー
バーヘッドの生じないキャッシュエントリ検索をするこ
とができ、かつ、仮想記憶ページのサイズより大きな容
量のダイレクトマップ方式の物理キャッシュを実現でき
る。
【００１６】（実施例３）
図３は本発明における第３の実施例の物理キャッシュ装
置の構成を示すブロック図である。図３に示すように第
一，第二の実施例と同様の機能を有するものは同符号を
付している。１は第一のアドレス変換手段としてのアド
レス変換を行うＴＬＢ、３は第二のアドレス変換手段と
してのアドレス変換を行うインデックス変換部、４，５
は比較器、６はＡＮＤゲートであり比較器４，５とＡＮ
Ｄゲート６で判定手段を構成している。７，８選択手段
としてのはセレクタ、９はラッチ、２２はダイレクト方
式キャッシュである。
置の構成を示すブロック図である。図３に示すように第
一，第二の実施例と同様の機能を有するものは同符号を
付している。１は第一のアドレス変換手段としてのアド
レス変換を行うＴＬＢ、３は第二のアドレス変換手段と
してのアドレス変換を行うインデックス変換部、４，５
は比較器、６はＡＮＤゲートであり比較器４，５とＡＮ
Ｄゲート６で判定手段を構成している。７，８選択手段
としてのはセレクタ、９はラッチ、２２はダイレクト方
式キャッシュである。
【００１７】以上のように構成された本実施例について
、以下その構成要素の関連動作を説明する。本実施例で
は、ページサイズ４ＫＢのページング方式仮想記憶シス
テムを仮定している。ＴＬＢ１は論理アドレスの上位２
０ビット論理アドレスＶＡ（０：１９）を２０ビットの
物理アドレスＰＡ（０：１９）に変換する。ページサイ
ズ４ＫＢであるので、論理アドレスの下位１２ビット論
理アドレスＶＡ（２０：３１）と物理アドレスの下位１
２ビット物理アドレスＰＡ（２０：３１）は同じである
。キャッシュ２２はラインサイズ３２バイト、総ライン
数２５６の容量８ＫＢの物理キャッシュであり、１２８
ライン単位の２面構成になっている。それぞれの面は、
アドレス変換されない論理アドレスＶＡ（２０：２６）
の７ビットによって、エントリを同時に選択される。イ
ンデックス変換部３はキャッシュ２２の総ライン数と同
じ数のエントリを持ち、各エントリに物理アドレスＰＡ
１９に相当するタグ情報ＰＴＡＧ１９を保持する。
、以下その構成要素の関連動作を説明する。本実施例で
は、ページサイズ４ＫＢのページング方式仮想記憶シス
テムを仮定している。ＴＬＢ１は論理アドレスの上位２
０ビット論理アドレスＶＡ（０：１９）を２０ビットの
物理アドレスＰＡ（０：１９）に変換する。ページサイ
ズ４ＫＢであるので、論理アドレスの下位１２ビット論
理アドレスＶＡ（２０：３１）と物理アドレスの下位１
２ビット物理アドレスＰＡ（２０：３１）は同じである
。キャッシュ２２はラインサイズ３２バイト、総ライン
数２５６の容量８ＫＢの物理キャッシュであり、１２８
ライン単位の２面構成になっている。それぞれの面は、
アドレス変換されない論理アドレスＶＡ（２０：２６）
の７ビットによって、エントリを同時に選択される。イ
ンデックス変換部３はキャッシュ２２の総ライン数と同
じ数のエントリを持ち、各エントリに物理アドレスＰＡ
１９に相当するタグ情報ＰＴＡＧ１９を保持する。
【００１８】以下、キャッシュアクセス動作について説
明する。論理アドレスＶＡ（０：３１）が与えられたと
き、上位の論理アドレスＶＡ（０：１９）を物理アドレ
スに変換するためにＴＬＢ１に入力する。同時にキャッ
シュ検索を行うために論理アドレスＶＡ（１９：２６）
の８ビットをキャッシュ側にも入力する。各１２８エン
トリの２面に対して、論理アドレスＶＡ（２０：２６）
の７ビットによって決定されるエントリを同時に決定し
、各面のタグ情報をセレクタ８に、データ情報をセレク
タ７に出力する。
明する。論理アドレスＶＡ（０：３１）が与えられたと
き、上位の論理アドレスＶＡ（０：１９）を物理アドレ
スに変換するためにＴＬＢ１に入力する。同時にキャッ
シュ検索を行うために論理アドレスＶＡ（１９：２６）
の８ビットをキャッシュ側にも入力する。各１２８エン
トリの２面に対して、論理アドレスＶＡ（２０：２６）
の７ビットによって決定されるエントリを同時に決定し
、各面のタグ情報をセレクタ８に、データ情報をセレク
タ７に出力する。
【００１９】一方、同時に論理アドレスＶＡ（１９：２
６）の８ビットによって、インデックス変換部４のエン
トリを決定して対応するタグ情報ＰＴＡＧ１９を得る。 このタグ情報ＰＴＡＧ１９によって、キャッシュ２２の
２面からセレクタ７，８に出力されている２つの候補の
うちの１つが決定される。この段階でキャッシュエント
リが決定されることになる。ＴＬＢ１から得られた物理
アドレスＰＡ（０：１９）と決定されたエントリのタグ
情報ＰＴＡＧ（０：１８）およびインデックス変換部３
から得られたタグ情報ＰＴＡＧ１９とを比較することに
よって、キャッシュヒット／ミスヒットが判定できる。 すなわち、物理アドレスＰＡ１９とタグ情報ＰＴＡＧ１
９を比較器５で、物理アドレスＰＡ（０：１８）とタグ
情報ＰＴＡＧ（０：１８）を比較器４でそれぞれ比較し
、各比較器の出力をＡＮＤゲート６で論理和をとること
によって、ヒット／ミスを判定する。ヒットしていれば
、ラッチ９をスルーにしてデータを得る。ミスヒットで
あれば、通常の物理キャッシュと同様にエントリリプレ
ースを行う。ただし、エントリリプレースをするのは、
キャッシュ２２の２つの面のうち、物理アドレスＰＡ１
９によって決定される１つの面だけである。このとき、
インデックス変換部３の対応するエントリも物理アドレ
スＰＡ１９でアップデートする。
６）の８ビットによって、インデックス変換部４のエン
トリを決定して対応するタグ情報ＰＴＡＧ１９を得る。 このタグ情報ＰＴＡＧ１９によって、キャッシュ２２の
２面からセレクタ７，８に出力されている２つの候補の
うちの１つが決定される。この段階でキャッシュエント
リが決定されることになる。ＴＬＢ１から得られた物理
アドレスＰＡ（０：１９）と決定されたエントリのタグ
情報ＰＴＡＧ（０：１８）およびインデックス変換部３
から得られたタグ情報ＰＴＡＧ１９とを比較することに
よって、キャッシュヒット／ミスヒットが判定できる。 すなわち、物理アドレスＰＡ１９とタグ情報ＰＴＡＧ１
９を比較器５で、物理アドレスＰＡ（０：１８）とタグ
情報ＰＴＡＧ（０：１８）を比較器４でそれぞれ比較し
、各比較器の出力をＡＮＤゲート６で論理和をとること
によって、ヒット／ミスを判定する。ヒットしていれば
、ラッチ９をスルーにしてデータを得る。ミスヒットで
あれば、通常の物理キャッシュと同様にエントリリプレ
ースを行う。ただし、エントリリプレースをするのは、
キャッシュ２２の２つの面のうち、物理アドレスＰＡ１
９によって決定される１つの面だけである。このとき、
インデックス変換部３の対応するエントリも物理アドレ
スＰＡ１９でアップデートする。
【００２０】以上のような動作により、アドレス変換を
待たずにキャッシュエントリを検索することができ、か
つ、仮想記憶ページのサイズより大きな容量のダイレク
トマップ方式の物理キャッシュを実現できる。なお、実
施例１から実施例３を通じてダイレクトマップ方式キャ
ッシュで説明したが、本発明におけるアドレス変換オー
バーヘッドを低減する方法は、セットアソシアティブ方
式などの他のキャッシュ構成方式においても有効である
。
待たずにキャッシュエントリを検索することができ、か
つ、仮想記憶ページのサイズより大きな容量のダイレク
トマップ方式の物理キャッシュを実現できる。なお、実
施例１から実施例３を通じてダイレクトマップ方式キャ
ッシュで説明したが、本発明におけるアドレス変換オー
バーヘッドを低減する方法は、セットアソシアティブ方
式などの他のキャッシュ構成方式においても有効である
。
【００２１】
【発明の効果】以上の説明より明らかなように、本発明
の物理キャッシュ装置は第一，第二のアドレス変換手段
とエントリ検索手段を設け、アドレス変換とキャッシュ
検索を同時に行うことにより、キャッシュ容量に制限を
与えることなく、アドレス変換のオーバーヘッドをなく
した物理キャッシュを実現することができ、高速アクセ
スと操作性向上においてその実用的効果は大きい。
の物理キャッシュ装置は第一，第二のアドレス変換手段
とエントリ検索手段を設け、アドレス変換とキャッシュ
検索を同時に行うことにより、キャッシュ容量に制限を
与えることなく、アドレス変換のオーバーヘッドをなく
した物理キャッシュを実現することができ、高速アクセ
スと操作性向上においてその実用的効果は大きい。
【図面の簡単な説明】
【図１】本発明の第１の実施例の物理キャッシュ装置の
構成を示すブロック図
構成を示すブロック図
【図２】本発明の第２の実施例の物理キャッシュ装置の
構成を示すブロック図
構成を示すブロック図
【図３】本発明の第３の実施例の物理キャッシュ装置の
構成を示すブロック図
構成を示すブロック図
１ ＴＬＢ
２ キャッシュ
３ インデックス変換部４，５
比較器 ６ ＡＮＤゲート ７，８ セレクタ
比較器 ６ ＡＮＤゲート ７，８ セレクタ
Claims (3)
- 【請求項１】 物理アドレスをタグ情報とするキャッ
シュと、論理ページ番号を物理ページ番号に変換する第
一のアドレス変換手段と、ページ境界を越えて指定する
インデックスのアドレス変換対象アドレスに重なる部分
を物理アドレスインデックスに変換する第二のアドレス
変換手段と、前記インデックスのアドレス変換対象アド
レスに重ならない部分と前記第二のアドレス変換手段で
変換した物理アドレスインデックスとによってキャッシ
ュエントリを検索するエントリ検索手段とを具備し、前
記第一のアドレス変換手段で変換された物理アドレスと
前記第二のアドレス変換手段で変換した物理アドレスイ
ンデックスおよび前記エントリ検索手段で検索したエン
トリのタグ情報とを比較してキャッシュヒット／ミスヒ
ットを判定する判定手段を有する物理キャッシュ装置。 - 【請求項２】 物理アドレスをタグ情報とする複数の
キャッシュと、論理ページ番号を物理ページ番号に変換
するアドレス変換手段と、ページ境界を越えて指定する
インデックスのアドレス変換対象アドレスに重ならない
部分によってキャッシュエントリを検索するエントリ検
索手段と、前記アドレス変換手段によって得られた物理
アドレスの物理アドレスインデックス部分によって前記
複数のキャッシュから１つを選択する選択手段とを具備
し、前記アドレス変換手段で変換された物理アドレスの
物理アドレスインデックス以外の部分と前記エントリ検
索手段を介して前記選択手段で選択されたエントリのタ
グ情報とを比較してキャッシュヒット／ミスヒットを判
定する判定手段を有する物理キャッシュ装置。 - 【請求項３】 物理アドレスをタグ情報とする複数の
キャッシュと、論理ページ番号を物理ページ番号に変換
する第一のアドレス変換手段と、ページ境界を越えて指
定するインデックスのアドレス変換対象アドレスに重な
る部分を物理アドレスインデックスに変換する第二のア
ドレス変換手段と、インデックスのアドレス変換対象ア
ドレスに重ならない部分によってキャッシュエントリを
検索するエントリ検索手段と、前記第２のアドレス変換
手段によって得られた物理アドレスインデックスによっ
て複数のキャッシュから１つを選択する選択手段とを具
備し、前記第一のアドレス変換手段で変換された物理ア
ドレスと前記第二のアドレス変換手段で変換した物理ア
ドレスインデックスおよび前記エントリ検索手段を介し
て前記選択手段により選択されたエントリのタグ情報と
を比較してキャッシュヒット／ミスヒットを判定する判
定手段を有する物理キャッシュ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2402767A JP2502811B2 (ja) | 1990-12-17 | 1990-12-17 | 物理キャッシュ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2402767A JP2502811B2 (ja) | 1990-12-17 | 1990-12-17 | 物理キャッシュ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04216150A true JPH04216150A (ja) | 1992-08-06 |
| JP2502811B2 JP2502811B2 (ja) | 1996-05-29 |
Family
ID=18512559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2402767A Expired - Fee Related JP2502811B2 (ja) | 1990-12-17 | 1990-12-17 | 物理キャッシュ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2502811B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282331A (ja) * | 1988-09-20 | 1990-03-22 | Hitachi Ltd | キヤツシュメモリ制御方式 |
| JPH02204847A (ja) * | 1989-02-02 | 1990-08-14 | Nec Corp | キャッシュメモリ装置 |
-
1990
- 1990-12-17 JP JP2402767A patent/JP2502811B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282331A (ja) * | 1988-09-20 | 1990-03-22 | Hitachi Ltd | キヤツシュメモリ制御方式 |
| JPH02204847A (ja) * | 1989-02-02 | 1990-08-14 | Nec Corp | キャッシュメモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2502811B2 (ja) | 1996-05-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |