JPH02205018A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02205018A JPH02205018A JP2384489A JP2384489A JPH02205018A JP H02205018 A JPH02205018 A JP H02205018A JP 2384489 A JP2384489 A JP 2384489A JP 2384489 A JP2384489 A JP 2384489A JP H02205018 A JPH02205018 A JP H02205018A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、埋込み不純物層を有する半導体装置に係わり
、特に高加速エネルギのイオン打込みを用いて該埋込み
層を形成した半導体装置の製造方法に関する。
、特に高加速エネルギのイオン打込みを用いて該埋込み
層を形成した半導体装置の製造方法に関する。
高エネルギイオン打込み技術は、半導体基板内に簡便に
埋込み不純物層を形成できるという特徴をもっており、
近年、種々の素子への応用の検討が盛んになってきてい
る。その応用例としては、ラッチアップ抑制やソフトエ
ラー低減時の効果が得られる０ＭＯ８素子におけるリト
ログレードウェル形成や埋込みグリッド形成、ＲＯＭの
書込み、バイポーラトランジスタにおける埋込みサブコ
レクタ形成・等があげられる。
埋込み不純物層を形成できるという特徴をもっており、
近年、種々の素子への応用の検討が盛んになってきてい
る。その応用例としては、ラッチアップ抑制やソフトエ
ラー低減時の効果が得られる０ＭＯ８素子におけるリト
ログレードウェル形成や埋込みグリッド形成、ＲＯＭの
書込み、バイポーラトランジスタにおける埋込みサブコ
レクタ形成・等があげられる。
イオン打込みを半導体装置製造に適用する場合。
克服しなければならない問題として、打込み欠陥の問題
がある。即ち、イオン打込みによって生じた半導体基板
の損傷をいかに残留欠陥を残さないように回復させるか
がイオン打込み技術を実用化する上でのポイントとなる
。これは、高加速エネルギでのイオン打込みにおいても
同様であい、従来は、例えば、アイ・イー・イー・イー
トランザクションズ・オン・エレクトロン・デバイシ
ズ。
がある。即ち、イオン打込みによって生じた半導体基板
の損傷をいかに残留欠陥を残さないように回復させるか
がイオン打込み技術を実用化する上でのポイントとなる
。これは、高加速エネルギでのイオン打込みにおいても
同様であい、従来は、例えば、アイ・イー・イー・イー
トランザクションズ・オン・エレクトロン・デバイシ
ズ。
イー・デイ−３５，（１９８８年）第１０２９頁から第
１０３４頁（ＩＨＥＥ Ｔｒａｎｓ、 Ｅｌｅｃｔｒｏ
ｎＤｅｖｉｃｅｓ、 ＨＤ−３５（１９８８） ｐｐ、
１０２９−１０３４）に記載のように、既に実用化され
ている１ ００ Ｋ ｅ Ｖ程度のエネルギでの打込み
で行なわれている損傷回復方法と同様に、イオン打込み
後の熱処理によって対処していた。
１０３４頁（ＩＨＥＥ Ｔｒａｎｓ、 Ｅｌｅｃｔｒｏ
ｎＤｅｖｉｃｅｓ、 ＨＤ−３５（１９８８） ｐｐ、
１０２９−１０３４）に記載のように、既に実用化され
ている１ ００ Ｋ ｅ Ｖ程度のエネルギでの打込み
で行なわれている損傷回復方法と同様に、イオン打込み
後の熱処理によって対処していた。
１０１０１Ｂａ”程度の比較的低濃度の打込みに関して
は、打込み後の熱処理によって、打込み領域をほぼ無欠
陥の状態に戻すことができ、リトログレードウェル形成
に代表されるように実用レベルに近いところまで技術は
確立されてきている。しかしながら、１０１０１８ａ”
以上の高濃度の打込みに関しては、熱処理後においても
高密度の結晶欠陥が残留してしまうため、半導体装置に
おける埋込み層として十分な特性をもつものは得られて
いなかった。
は、打込み後の熱処理によって、打込み領域をほぼ無欠
陥の状態に戻すことができ、リトログレードウェル形成
に代表されるように実用レベルに近いところまで技術は
確立されてきている。しかしながら、１０１０１８ａ”
以上の高濃度の打込みに関しては、熱処理後においても
高密度の結晶欠陥が残留してしまうため、半導体装置に
おける埋込み層として十分な特性をもつものは得られて
いなかった。
結晶欠陥の問題の解決策の方針としては、次の２つが考
えられる。１つは、結晶欠陥の発生自体の抑制である。
えられる。１つは、結晶欠陥の発生自体の抑制である。
これは、最も望ましい方向ではあるが、高温、長時間の
熱処理を要し、実際のＬＳＩプロセスに組み入れること
は難しい。もう１つは、結晶欠陥の局在化である。たと
え結晶欠陥が発生したとしても、その存在領域が局在化
しており、活性素子領域に及んでいなければ、該結晶欠
陥が素子特性に影響を与えることはなく、目的は達成さ
れる。
熱処理を要し、実際のＬＳＩプロセスに組み入れること
は難しい。もう１つは、結晶欠陥の局在化である。たと
え結晶欠陥が発生したとしても、その存在領域が局在化
しており、活性素子領域に及んでいなければ、該結晶欠
陥が素子特性に影響を与えることはなく、目的は達成さ
れる。
本発明の目的は、高エネルギイオン打込みにおける結晶
欠陥の問題の解゛決策として、結晶欠陥の発生領域を局
在化させる方法を提供することにある。
欠陥の問題の解゛決策として、結晶欠陥の発生領域を局
在化させる方法を提供することにある。
上記目的を達成するために、イオン打込みによる第１の
不純物理込み層が存在する領域の近傍に、上記第１の不
純物理込み層の元、素とは異なる元素からなる第２の不
純物理込み層を形成、した、ものである。
不純物理込み層が存在する領域の近傍に、上記第１の不
純物理込み層の元、素とは異なる元素からなる第２の不
純物理込み層を形成、した、ものである。
第１の不純物理込み層を構成する元素としてはほう素、
リン、ひ素のうちの少なくとも一者が！好ましい。一方
、第２の不純物理込み層を構成する元素としては酸素、
炭素、窒素、ふつ・素、：塩素のうちの少なくとも一者
が好ましく、特に酸素が好ましい。
リン、ひ素のうちの少なくとも一者が！好ましい。一方
、第２の不純物理込み層を構成する元素としては酸素、
炭素、窒素、ふつ・素、：塩素のうちの少なくとも一者
が好ましく、特に酸素が好ましい。
第２の不純物理込み層を構成する元素は、熱処理中に、
イオン打込みによって形成した第１の不純物理込み層に
生ずる２次欠陥と相互作用を起こ、すため、２次欠陥を
ピン止めさせる効果がある。
イオン打込みによって形成した第１の不純物理込み層に
生ずる２次欠陥と相互作用を起こ、すため、２次欠陥を
ピン止めさせる効果がある。
したがって、熱処理後の２次欠陥を打込み飛程付近のみ
に局在化させることができ、基板表面側の活性素子領域
に及ぶことがない。このようにして基板中に局在化させ
た欠陥は、熱的に安定で動きにくくなっているため、埋
込み層形成以降に熱負荷を伴なうプロセスを施すことも
可能である。
に局在化させることができ、基板表面側の活性素子領域
に及ぶことがない。このようにして基板中に局在化させ
た欠陥は、熱的に安定で動きにくくなっているため、埋
込み層形成以降に熱負荷を伴なうプロセスを施すことも
可能である。
また、酸素等の元素からなる第２の不純物理込み層は、
基板中に存在する点欠陥や重金属等をゲッタする効果も
ある。基板内部にゲッタリン・グＭを形成する技術とし
て、従来、イントリンシック・ゲッタリングがあったが
、上記技術は基板表面から２０・〜３０μｍより深部に
ゲッタリング層が設けられるものであり１本発明におけ
る基板表面下１〜４μｍ付近に形成した酸素等の埋込み
層は、素子領域に近いため、より大きなゲッタリング効
果が発揮される。
基板中に存在する点欠陥や重金属等をゲッタする効果も
ある。基板内部にゲッタリン・グＭを形成する技術とし
て、従来、イントリンシック・ゲッタリングがあったが
、上記技術は基板表面から２０・〜３０μｍより深部に
ゲッタリング層が設けられるものであり１本発明におけ
る基板表面下１〜４μｍ付近に形成した酸素等の埋込み
層は、素子領域に近いため、より大きなゲッタリング効
果が発揮される。
【実施例〕 □ ・以下ｖ
本発明について実施例を用いて詳細に説明する。
本発明について実施例を用いて詳細に説明する。
（実施例１）
第１図は本発明の一実施例の不純物濃度分布を示す図で
ある。・シリ・コン基板“に酸素を打込みエネルギ２
Ｍ ｅ Ｖ、打込み量ｌＸｌ０工ｒ１ｃｍ−”の・条件
でイオン打込みした後、窒素雰囲気中で、８００℃、３
０分、及び、１０００℃３０分の熱処理を上記順で行な
った。次に上記の処理を行なった基板にほう素を打込み
エネルギ２ Ｍ ｅ Ｖ、打込み量５×１０”ａｍ−”
の条件でイオン打込みし、窒素雰囲気中で１０００℃、
１５分の熱処理を行なった。第１図の１，２は、それぞ
れ、打込み直後の酸素及び、打込み直後のほう素の深さ
方向濃度分布を示している。酸素打込みを行なわない場
合には、基板表面から深さ１μｍの位置での欠陥密度は
１ｏｅ〜１０７（！！ｍ−”観察されたが、本実施例に
おいては、１０’ｃｓｉ−”程度と１／１ｏｏ〜１／１
ｏｏｏに低減された。また、本実施例における酸素打込
み工程直後ニ、炭ｉｎ ｔｔ １ 、８ Ｍ ｅ Ｖ、
Ｉ Ｘ １０ ｉＢａｍ−”の条件で、酸素に重ねて打
込む工程を挿入すると、さらに欠陥密度は低減され、約
６ Ｘ １０ ’ａｎ−”となった。
ある。・シリ・コン基板“に酸素を打込みエネルギ２
Ｍ ｅ Ｖ、打込み量ｌＸｌ０工ｒ１ｃｍ−”の・条件
でイオン打込みした後、窒素雰囲気中で、８００℃、３
０分、及び、１０００℃３０分の熱処理を上記順で行な
った。次に上記の処理を行なった基板にほう素を打込み
エネルギ２ Ｍ ｅ Ｖ、打込み量５×１０”ａｍ−”
の条件でイオン打込みし、窒素雰囲気中で１０００℃、
１５分の熱処理を行なった。第１図の１，２は、それぞ
れ、打込み直後の酸素及び、打込み直後のほう素の深さ
方向濃度分布を示している。酸素打込みを行なわない場
合には、基板表面から深さ１μｍの位置での欠陥密度は
１ｏｅ〜１０７（！！ｍ−”観察されたが、本実施例に
おいては、１０’ｃｓｉ−”程度と１／１ｏｏ〜１／１
ｏｏｏに低減された。また、本実施例における酸素打込
み工程直後ニ、炭ｉｎ ｔｔ １ 、８ Ｍ ｅ Ｖ、
Ｉ Ｘ １０ ｉＢａｍ−”の条件で、酸素に重ねて打
込む工程を挿入すると、さらに欠陥密度は低減され、約
６ Ｘ １０ ’ａｎ−”となった。
（実施例２）
第２図は本発明の他の実施例における不純物濃度分布を
示す図である。シリコン基板に酸素を３ Ｍ ｅ Ｖ、
Ｉ Ｘ １０ ｌＩ）ａｍ−”（７１条件テ打込ンタ後
、窒素雰囲気中で、８００℃、３０分さらに続いて１０
００℃、３０分の熱処理を行ない、リンを２ＭｅＶ、５
Ｘ１０工’（ｍ″″２の条件で打込んだ後、１０００℃
３０分の熱処理を行なった。第２図の１．３は、それぞ
れ、打込み直後の酸素、及び打込み直後のリンの深さ方
向濃度分布である。酸素打込みを行なわない場合では、
基板表面下深さ１μｍの位置での欠陥密度は約１０’（
！ＩＩ−”であったが、本実施例では、２ Ｘ １０’
（２）−２が得られた。
示す図である。シリコン基板に酸素を３ Ｍ ｅ Ｖ、
Ｉ Ｘ １０ ｌＩ）ａｍ−”（７１条件テ打込ンタ後
、窒素雰囲気中で、８００℃、３０分さらに続いて１０
００℃、３０分の熱処理を行ない、リンを２ＭｅＶ、５
Ｘ１０工’（ｍ″″２の条件で打込んだ後、１０００℃
３０分の熱処理を行なった。第２図の１．３は、それぞ
れ、打込み直後の酸素、及び打込み直後のリンの深さ方
向濃度分布である。酸素打込みを行なわない場合では、
基板表面下深さ１μｍの位置での欠陥密度は約１０’（
！ＩＩ−”であったが、本実施例では、２ Ｘ １０’
（２）−２が得られた。
実施例１のように酸素の打込み位置をドーパントの打込
み位置より基板表面側とした場合では、ドーパント打込
み層からの転位の伸びを酸素析出層が妨害するという効
果が得られるのに対して、本実施例では、主に打込みに
よる点欠陥をゲッタする効果のみであるため、欠陥密度
低減効果は、表面側に酸素析出層を形成した場合より若
干劣るが、本実施例では表面に形成した活性素子への高
濃度酸素の影響が少ないという利点がある。
み位置より基板表面側とした場合では、ドーパント打込
み層からの転位の伸びを酸素析出層が妨害するという効
果が得られるのに対して、本実施例では、主に打込みに
よる点欠陥をゲッタする効果のみであるため、欠陥密度
低減効果は、表面側に酸素析出層を形成した場合より若
干劣るが、本実施例では表面に形成した活性素子への高
濃度酸素の影響が少ないという利点がある。
（実施例３）
第３図（ａ）〜（Ｑ）は本発明の他の実施例の工程を説
明する図である６Ｐ型、１０Ω・備のシリコン基板４に
、酸素５を２ Ｍ ｅ Ｖ、ｌＸ１０１”■−２の条件
でイオン打込みした後（第３図（ａ））、リン６を３
Ｍ ｅ Ｖ、５ Ｘ １０ ｌＢａｍ−２で打込み（第
３図（ｂ））、ｓｏｏ℃、３０分、さらに１０００℃３
０分の条件で熱処理した（第３図（Ｃ））。本実施例に
よれば、基板表面下１μｍの位置での欠陥７の密度は約
２ Ｘ １０４個−２で、酸素打込みを行なわない場合
に比して、欠陥密度は約１７５０となった。本実施例に
おいては、酸素打込み、及び熱処理後にドーパントイオ
ンを打込む場合に比べ、欠陥密度低減効果は若干劣るが
、プロセスが簡便であるという利点がある。
明する図である６Ｐ型、１０Ω・備のシリコン基板４に
、酸素５を２ Ｍ ｅ Ｖ、ｌＸ１０１”■−２の条件
でイオン打込みした後（第３図（ａ））、リン６を３
Ｍ ｅ Ｖ、５ Ｘ １０ ｌＢａｍ−２で打込み（第
３図（ｂ））、ｓｏｏ℃、３０分、さらに１０００℃３
０分の条件で熱処理した（第３図（Ｃ））。本実施例に
よれば、基板表面下１μｍの位置での欠陥７の密度は約
２ Ｘ １０４個−２で、酸素打込みを行なわない場合
に比して、欠陥密度は約１７５０となった。本実施例に
おいては、酸素打込み、及び熱処理後にドーパントイオ
ンを打込む場合に比べ、欠陥密度低減効果は若干劣るが
、プロセスが簡便であるという利点がある。
（実施例４）
酸素の析出層を形成する方法として基板内に元元含まれ
ている酸素を利用する方法もある。第４図は、基板内の
酸素により析出層を形成した本発明の詳細な説明する図
である。
ている酸素を利用する方法もある。第４図は、基板内の
酸素により析出層を形成した本発明の詳細な説明する図
である。
チョクラルスキ法により作製した酸素濃度約１０”（１
１−’のシリコン基板に、シリコンを２ ＭａＶ、５
Ｘ １０ ”ａｍ−”の条件でイオン打込みした後、８
００℃３０分、さらに１１００℃６０分の条件でそれぞ
れ熱処理した。第４図８，９は、熱処理前及び熱処理後
の酸素濃度分布である。上記処理後の基板に、ほう素を
２ＭｅＶ、５Ｘ１０より＋！−”の条件で打込み、１０
００℃、３０分の条件で熱処理した。
１−’のシリコン基板に、シリコンを２ ＭａＶ、５
Ｘ １０ ”ａｍ−”の条件でイオン打込みした後、８
００℃３０分、さらに１１００℃６０分の条件でそれぞ
れ熱処理した。第４図８，９は、熱処理前及び熱処理後
の酸素濃度分布である。上記処理後の基板に、ほう素を
２ＭｅＶ、５Ｘ１０より＋！−”の条件で打込み、１０
００℃、３０分の条件で熱処理した。
第４図１０は、熱処理後のほう素の深さ方向濃度分布で
ある。
ある。
本実施例によれば、深さ１μｍの位置での欠陥密度は約
１０’（！ｍ−”で、シリコン打込みを行なわない場合
に比して、欠陥密度は約１／１００となった。また本実
施例において、シリコン打込みのかわりにゲルマニウム
を３ Ｍ ｅ Ｖ 、 ５ Ｘ １０”Ｑｌ＋−”の条
件で打込んだ場合、欠陥密度低減効果はより顕著であり
、欠陥密度は約１／４００になった。
１０’（！ｍ−”で、シリコン打込みを行なわない場合
に比して、欠陥密度は約１／１００となった。また本実
施例において、シリコン打込みのかわりにゲルマニウム
を３ Ｍ ｅ Ｖ 、 ５ Ｘ １０”Ｑｌ＋−”の条
件で打込んだ場合、欠陥密度低減効果はより顕著であり
、欠陥密度は約１／４００になった。
（実施例５）
第５図は、本発明をバイＣ：ＭＯＳ素子作製に適用した
例を説明する断面図である。
例を説明する断面図である。
周知である通常のパイＣＭＯ８素子作製工程において、
埋込みｎ＋サブコレクタ１２を形成するのにエビタキシ
ャル工程を用いずにイオン打込みを用いた。即ち、２Ｍ
ｅＶ、ｌＸ１０工’ Ｃｍ −”の条件で酸素イオンを
打込み、８００℃３０分、及び１０００℃、３０分の条
件で熱処理を行なった後、リンを２．５ＭｅＶ、２Ｘ１
０工’ ａｌｌ−”の条件で打込み、１０００℃、３０
分の条件で熱処理して不純物活性化を行ない、ｎ＋サブ
コレクタ１２を形成した。また、同時に、ＣＭＯ８部の
ウェル下部にもｎ十層１３を形成した。酸素打込みを行
なわず、リン打込みのみでｎ＋サブコレクタ、ｎ十層を
形成した場合に比べ、接合のリーク電流はＣ８０５部で
は約１７５０、バイポーラ部では約１／１００に低減さ
れ、エビタキシャル工程を用いて作製したパイ０ＭＯ８
素子の特性と同等であった。
埋込みｎ＋サブコレクタ１２を形成するのにエビタキシ
ャル工程を用いずにイオン打込みを用いた。即ち、２Ｍ
ｅＶ、ｌＸ１０工’ Ｃｍ −”の条件で酸素イオンを
打込み、８００℃３０分、及び１０００℃、３０分の条
件で熱処理を行なった後、リンを２．５ＭｅＶ、２Ｘ１
０工’ ａｌｌ−”の条件で打込み、１０００℃、３０
分の条件で熱処理して不純物活性化を行ない、ｎ＋サブ
コレクタ１２を形成した。また、同時に、ＣＭＯ８部の
ウェル下部にもｎ十層１３を形成した。酸素打込みを行
なわず、リン打込みのみでｎ＋サブコレクタ、ｎ十層を
形成した場合に比べ、接合のリーク電流はＣ８０５部で
は約１７５０、バイポーラ部では約１／１００に低減さ
れ、エビタキシャル工程を用いて作製したパイ０ＭＯ８
素子の特性と同等であった。
以上述べた実施例では、析出層を構成する元素として、
酸素を用いた例のみを示したが、羨素。
酸素を用いた例のみを示したが、羨素。
窒素、ふっ素、塩素を用いても同等の効果が得られた。
本発明によれば、高エネルギのイオン打込みに（工１）
よって埋込み層を形成する際、発生する欠陥を打込み飛
程付近と局在化させることができ、基板表面側の素子領
域に及ぶことがなくなるため、信頼性の高い埋込み層を
有する素子を形成することができる。特に、高濃度の打
込みにおいて、本発明の実施効果は顕著である。
程付近と局在化させることができ、基板表面側の素子領
域に及ぶことがなくなるため、信頼性の高い埋込み層を
有する素子を形成することができる。特に、高濃度の打
込みにおいて、本発明の実施効果は顕著である。
第１図、第２図、及び第４図は、本発明の実施例の不純
物濃度分布を示す図、第３図は本発明の一実施例の工程
を説明する断面図、第５図は本発明の一実施例を示す断
面図である。 １・・・打込み直後の酸素濃度分布、２・・・打込み直
後のほう素濃度分布、４・・・シリコン基板、５・・・
酸素（Ｉ２）
物濃度分布を示す図、第３図は本発明の一実施例の工程
を説明する断面図、第５図は本発明の一実施例を示す断
面図である。 １・・・打込み直後の酸素濃度分布、２・・・打込み直
後のほう素濃度分布、４・・・シリコン基板、５・・・
酸素（Ｉ２）
Claims (1)
- 【特許請求の範囲】 １、半導体基板内にイオン打込みを用いて形成した第１
の不純物理込み層を有する半導体装置において、上記第
１の不純物理込み層と異なる元素からなる第２の不純物
理込み層を深さ方向において第１の不純物理込み層の一
部もしくは一部を含む近傍の領域に形成することを特徴
とする半導体装置の製造方法。 ２、特許請求の範囲第１項記載の半導体装置の製造方法
において、第１の不純物理込み層を構成する元素が、ほ
う素、りん、ひ素のいずれかであることを特徴とする半
導体装置の製造方法。 ３、特許請求の範囲第１項記載の半導体装置の製造方法
において、第２の不純物理込み層を構成する元素が、酸
素、炭素、窒素、ふつ素、塩素のいずれか、もしくは、
これらの複数の組合せからなることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2384489A JPH02205018A (ja) | 1989-02-03 | 1989-02-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2384489A JPH02205018A (ja) | 1989-02-03 | 1989-02-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02205018A true JPH02205018A (ja) | 1990-08-14 |
Family
ID=12121714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2384489A Pending JPH02205018A (ja) | 1989-02-03 | 1989-02-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02205018A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03181125A (ja) * | 1989-12-11 | 1991-08-07 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH043920A (ja) * | 1990-01-11 | 1992-01-08 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0411736A (ja) * | 1990-04-28 | 1992-01-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS545653A (en) * | 1977-06-15 | 1979-01-17 | Mitsubishi Electric Corp | Formation method of ion injection layer |
| JPS6392030A (ja) * | 1986-10-06 | 1988-04-22 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63261833A (ja) * | 1987-04-20 | 1988-10-28 | Nippon Telegr & Teleph Corp <Ntt> | 半導体基板の製造方法 |
-
1989
- 1989-02-03 JP JP2384489A patent/JPH02205018A/ja active Pending
Patent Citations (3)
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