JPH01192131A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01192131A JPH01192131A JP1778188A JP1778188A JPH01192131A JP H01192131 A JPH01192131 A JP H01192131A JP 1778188 A JP1778188 A JP 1778188A JP 1778188 A JP1778188 A JP 1778188A JP H01192131 A JPH01192131 A JP H01192131A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- buried
- concentration
- type
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は埋込層を有する半導体装置の製造方法に関す
るものである。
るものである。
第４図（ａ）〜（ｋ）はこの種の半導体装置の製造方法
の従来例（日経［マイクロデバイスＪ １９８６年１１
月号に掲ａ）を示す断面図であり、以下の工程によって
行われる。
の従来例（日経［マイクロデバイスＪ １９８６年１１
月号に掲ａ）を示す断面図であり、以下の工程によって
行われる。
この従来の製造方法は、互いに隣接し合うバイポーラ素
子と０ＭＯ８とを有する集積半導体装置を製造する場合
についてのものであって、まずレジストをマスクとして
ｐ型半導体基板１の表面からｐ型の不純物を選択的にイ
オン注入することにより、バイポーラ素子の埋込コレク
タとなる注入層２ａおよび０ＭＯ８のうちのＰＭＯ８素
子の低抵抗ウェル層となる注入層３ａが形成され、同様
にｐ型の不純物を選択的にイオン注入することにより、
バイポーラ素子の埋込コレクタ（ｎ型領域）とこれに隣
接するＰＭＯ８素子の低抵抗ウェル層（ｎ型領域）とを
ＰＮ接合分離する分離層となる注入１４ａおよび０ＭＯ
８のうちのＮＭＯ８素子の低抵抗ウェル層となる注入層
５ａが形成される（第４図（ａ））。
子と０ＭＯ８とを有する集積半導体装置を製造する場合
についてのものであって、まずレジストをマスクとして
ｐ型半導体基板１の表面からｐ型の不純物を選択的にイ
オン注入することにより、バイポーラ素子の埋込コレク
タとなる注入層２ａおよび０ＭＯ８のうちのＰＭＯ８素
子の低抵抗ウェル層となる注入層３ａが形成され、同様
にｐ型の不純物を選択的にイオン注入することにより、
バイポーラ素子の埋込コレクタ（ｎ型領域）とこれに隣
接するＰＭＯ８素子の低抵抗ウェル層（ｎ型領域）とを
ＰＮ接合分離する分離層となる注入１４ａおよび０ＭＯ
８のうちのＮＭＯ８素子の低抵抗ウェル層となる注入層
５ａが形成される（第４図（ａ））。
つぎに上記半導体基板１の表面に、１０１４〜１０１７
／ｃｏ＋３のｎ型不純物を含む半導体層６をエピタキシ
ャル成長させることにより、上記した各注入層２ａ、３
ａ、４ａ、５ａはそれぞれｐ型半導体基板１と半導体層
６の境界部に介在するバイポーラ素子の埋込コレクタ２
９分離層４．ＣＭＯ８の低抵抗ウェル層３，５などの埋
込層とされる（第４図（ｂ））。
／ｃｏ＋３のｎ型不純物を含む半導体層６をエピタキシ
ャル成長させることにより、上記した各注入層２ａ、３
ａ、４ａ、５ａはそれぞれｐ型半導体基板１と半導体層
６の境界部に介在するバイポーラ素子の埋込コレクタ２
９分離層４．ＣＭＯ８の低抵抗ウェル層３，５などの埋
込層とされる（第４図（ｂ））。
続いてレジストをマスクとして、上記半導体層６の表面
のうち、埋込コレクタ２．低抵抗ウェル層３に対応する
領域からｎ型不純物をイオン注入し熱処理して半導体層
６内にｎ型不純物を拡散させることにより、埋込コレク
タ２の上にバイポーラ素子の中濃度ｎ型領域８ａが、低
抵抗ウェル層３の上にＰＭＯ８素子の中濃度ｎ型領域８
ｂがそれぞれ形成され、同様にｎ型不純物を半導体層６
の表面のうち分離層４．低抵抗ウェル層５に対応する領
域からイオン注入し熱処理して半導体Ｍ６内にｎ型不純
物を拡散させることにより、前記した分離層４の上にこ
の分離層４に達しバイポーラ素子の中濃度ｎ型領域８ａ
とＰＭＯ８素子の中濃度ｎ型領域８ｂとをＰＮ接合分離
する分離領域９が、また、低抵抗ウェル層５の上にＮＭ
Ｏ８素子の中濃度ｎ型領域１０がそれぞれ形成される（
第４図（Ｃ））。
のうち、埋込コレクタ２．低抵抗ウェル層３に対応する
領域からｎ型不純物をイオン注入し熱処理して半導体層
６内にｎ型不純物を拡散させることにより、埋込コレク
タ２の上にバイポーラ素子の中濃度ｎ型領域８ａが、低
抵抗ウェル層３の上にＰＭＯ８素子の中濃度ｎ型領域８
ｂがそれぞれ形成され、同様にｎ型不純物を半導体層６
の表面のうち分離層４．低抵抗ウェル層５に対応する領
域からイオン注入し熱処理して半導体Ｍ６内にｎ型不純
物を拡散させることにより、前記した分離層４の上にこ
の分離層４に達しバイポーラ素子の中濃度ｎ型領域８ａ
とＰＭＯ８素子の中濃度ｎ型領域８ｂとをＰＮ接合分離
する分離領域９が、また、低抵抗ウェル層５の上にＮＭ
Ｏ８素子の中濃度ｎ型領域１０がそれぞれ形成される（
第４図（Ｃ））。
ついで上記した分離領域９および中濃度ｎ型領域１０の
一部にｎ型不純物を選択的に注入して反転防止用注入層
１１がそれぞれ形成され（第４図（ｄ））、さらにこれ
ら注入層１１およびバイポーラ素子の中濃度ｎ型領域８
ａの一部の上に酸化工程によって厚い絶縁膜１２が選択
的に形成される（第４図（ｅ））。
一部にｎ型不純物を選択的に注入して反転防止用注入層
１１がそれぞれ形成され（第４図（ｄ））、さらにこれ
ら注入層１１およびバイポーラ素子の中濃度ｎ型領域８
ａの一部の上に酸化工程によって厚い絶縁膜１２が選択
的に形成される（第４図（ｅ））。
つぎにバイポーラ素子の中濃度ｎ型領域８ａに形成され
た絶縁膜１２をマスクとして、中濃度ｎ型頭１ｉｉ！８
ａの表面からｎ型不純物を選択的にイオン注入し熱拡散
処理を行うことにより、埋込コレクタ２に届くｎ型不純
物層からなるコレクタ１３が形成される（第４図（ｆ）
）。
た絶縁膜１２をマスクとして、中濃度ｎ型頭１ｉｉ！８
ａの表面からｎ型不純物を選択的にイオン注入し熱拡散
処理を行うことにより、埋込コレクタ２に届くｎ型不純
物層からなるコレクタ１３が形成される（第４図（ｆ）
）。
続いてＰＭＯ８素子のしきい値電圧を高く、ＮＭＯ８素
子のしきい値電圧を低く設定する目的で、中濃度ｎ型領
域８ｂおよび中濃度ｎ型領域１０にｎ型不純物をイオン
注入して注入層（図示せず）が形成されたあと、中濃度
のｎ型領域８ｂおよび中濃度ｎ型領域１０の表面にＰＭ
Ｏ８素子およびＮＭＯ８素子のゲートとなる絶縁膜１４
．ｎ型半導体層１５がそれぞれ堆積形成され、さらに中
濃度ｐ型頭１１０に対しては高濃度のｎ型不純物を選択
的にイオン注入し熱拡散処理することにより、高濃度ｎ
型領域であるソース・ドレイン領域１６が形成され、こ
れにより０ＭＯ８側ではＮＭＯ３素子が形成される（第
４図（ｇ））。
子のしきい値電圧を低く設定する目的で、中濃度ｎ型領
域８ｂおよび中濃度ｎ型領域１０にｎ型不純物をイオン
注入して注入層（図示せず）が形成されたあと、中濃度
のｎ型領域８ｂおよび中濃度ｎ型領域１０の表面にＰＭ
Ｏ８素子およびＮＭＯ８素子のゲートとなる絶縁膜１４
．ｎ型半導体層１５がそれぞれ堆積形成され、さらに中
濃度ｐ型頭１１０に対しては高濃度のｎ型不純物を選択
的にイオン注入し熱拡散処理することにより、高濃度ｎ
型領域であるソース・ドレイン領域１６が形成され、こ
れにより０ＭＯ８側ではＮＭＯ３素子が形成される（第
４図（ｇ））。
つぎにバイポーラ素子の中濃度ｎ型領域８ａに対して中
濃度のｎ型不純物を選択的にイオン注入することにより
ベース領域１７が形成され（第４図（ｈ））、このベー
ス領域１７の一部と０ＭＯ８側の中濃度ｎ型領域８ｂに
対して高ＩＩａのｎ型不純物を選択的にイオン注入し熱
処理することにより、高濃度ベース領域１７ａと高濃度
ｐ型頭域であるソース・ドレイン領域１８が形成され、
これにより０ＭＯ８側ではＰＭＯ８素子が形成される（
第４図（ｉ））。
濃度のｎ型不純物を選択的にイオン注入することにより
ベース領域１７が形成され（第４図（ｈ））、このベー
ス領域１７の一部と０ＭＯ８側の中濃度ｎ型領域８ｂに
対して高ＩＩａのｎ型不純物を選択的にイオン注入し熱
処理することにより、高濃度ベース領域１７ａと高濃度
ｐ型頭域であるソース・ドレイン領域１８が形成され、
これにより０ＭＯ８側ではＰＭＯ８素子が形成される（
第４図（ｉ））。
続いて半導体基板全面に薄い酸化１１１９が形成され、
このあとバイポーラ素子のベース領域１７に対応する上
記酸化膜１９の一部を除去してベース領域１７に届く高
濃度ｎ型半導体層からなるエミッタ領域２０がパターン
形成される（第４図（ｊ））。
このあとバイポーラ素子のベース領域１７に対応する上
記酸化膜１９の一部を除去してベース領域１７に届く高
濃度ｎ型半導体層からなるエミッタ領域２０がパターン
形成される（第４図（ｊ））。
最後に半導体基板全面に層間絶縁１１１２１が形成され
、この層間絶縁膜２１に選択的に形成される開孔より各
素子にコンタクトする配線２２が形成される（第４図（
ｋ））。
、この層間絶縁膜２１に選択的に形成される開孔より各
素子にコンタクトする配線２２が形成される（第４図（
ｋ））。
（発明が解決しようとする課題）
従来の半導体装置の製造方法は上記の工程により行われ
るため、バイポーラの埋込コレクタ２゜０ＭＯ８の低抵
抗ウェル層３．５などの高濃度埋込層が、第４図（ｂ）
に示す高温（９５０〜１１００℃）下でのエピタキシャ
ル成長や第４図（Ｃ）に示す高温・長時間の熱拡散処理
のさいに横方向に拡がってしまい、このとき設計寸法が
小さいと例えば埋込コレクタ２（ｎ型領域）と分離層４
（ｐ型頭域）とが接してこれらの間の接合容量が増大し
ＰＮ接合耐圧が劣化することになり、このため高集積化
を図れないという問題点があった。
るため、バイポーラの埋込コレクタ２゜０ＭＯ８の低抵
抗ウェル層３．５などの高濃度埋込層が、第４図（ｂ）
に示す高温（９５０〜１１００℃）下でのエピタキシャ
ル成長や第４図（Ｃ）に示す高温・長時間の熱拡散処理
のさいに横方向に拡がってしまい、このとき設計寸法が
小さいと例えば埋込コレクタ２（ｎ型領域）と分離層４
（ｐ型頭域）とが接してこれらの間の接合容量が増大し
ＰＮ接合耐圧が劣化することになり、このため高集積化
を図れないという問題点があった。
また上記したエピタキシャル成長や熱拡散処理のさい、
埋込コレクタ２．低抵抗ウェル１１３．５は深さ方向に
も拡散するので、その拡散によって０ＭＯ８のしきい値
電圧などの電気特性に影響が及ばないようにエピタキシ
ャル層の膜厚を十分厚く形成しなければならないなど製
造上の制約を受けるだけでなく、低抵抗ウェル３，５の
不純物分布の拡がりによって、α線に伴い生成する少数
キャリアに対するこれら低抵抗ウェル層３．５のポテン
シャルバリア効果も減殺されてしまうなどの問題点もあ
った。
埋込コレクタ２．低抵抗ウェル１１３．５は深さ方向に
も拡散するので、その拡散によって０ＭＯ８のしきい値
電圧などの電気特性に影響が及ばないようにエピタキシ
ャル層の膜厚を十分厚く形成しなければならないなど製
造上の制約を受けるだけでなく、低抵抗ウェル３，５の
不純物分布の拡がりによって、α線に伴い生成する少数
キャリアに対するこれら低抵抗ウェル層３．５のポテン
シャルバリア効果も減殺されてしまうなどの問題点もあ
った。
この発明は、このような問題点を解消するためになされ
たもので、高集積化が可能でα線に起因する誤動作やＭ
Ｏ８素子におけるラッチアップの防止にも有効な半導体
装置の製造方法を得ることを目的とする。
たもので、高集積化が可能でα線に起因する誤動作やＭ
Ｏ８素子におけるラッチアップの防止にも有効な半導体
装置の製造方法を得ることを目的とする。
この発明に係る半導体装置の製造方法は、半導体基板の
表面から、埋込層を形成すべき位置まで到達可能な島エ
ネルギーで不純物をイオン注入することにより埋込層を
形成するものである。
表面から、埋込層を形成すべき位置まで到達可能な島エ
ネルギーで不純物をイオン注入することにより埋込層を
形成するものである。
この発明においては、高エネルギーのイオン注入により
埋込層が形成されるので、その侵に高温かつ長時間の熱
処理を受けることがなく、埋込層の横方向への拡散が抑
えられ、また深さ方向への拡散も抑えられるので、α線
による誤動作やラッチアップの防止に有効な埋込層の形
成が可能となる。
埋込層が形成されるので、その侵に高温かつ長時間の熱
処理を受けることがなく、埋込層の横方向への拡散が抑
えられ、また深さ方向への拡散も抑えられるので、α線
による誤動作やラッチアップの防止に有効な埋込層の形
成が可能となる。
第１図（ａ）〜（ｄ）はこの発明による半導体装置の製
造方法の一実施例の一部工程を示す断面図であり、以下
の工程によって行われる。
造方法の一実施例の一部工程を示す断面図であり、以下
の工程によって行われる。
この実施例の製造方法は、先述した従来例と同様に互い
に隣接し合うバイポーラ素子と０ＭＯ８とを有する集積
半導体装置を製造する場合についてのものであって、ま
ずｐ型半導体基板１の表面からｎ型の不純物およびｐ型
の不純物を選択的にイオン注入し拡散させることにより
、バイポーラ素子と、０ＭＯ８のうちのＰＭＯ８素子の
形成が予定される部分とに中濃度ｎ型領域８が、また０
ＭＯ８のうちＮＭＯ８素子の形成が予定される部分に中
濃度ｎ型領域１０がそれぞれ形成される（第１図（ａ）
）。
に隣接し合うバイポーラ素子と０ＭＯ８とを有する集積
半導体装置を製造する場合についてのものであって、ま
ずｐ型半導体基板１の表面からｎ型の不純物およびｐ型
の不純物を選択的にイオン注入し拡散させることにより
、バイポーラ素子と、０ＭＯ８のうちのＰＭＯ８素子の
形成が予定される部分とに中濃度ｎ型領域８が、また０
ＭＯ８のうちＮＭＯ８素子の形成が予定される部分に中
濃度ｎ型領域１０がそれぞれ形成される（第１図（ａ）
）。
つぎに上記した中濃度のｎ型領域８および中濃度ｎ型領
域１０の一部に対し選択的に、ｐ型の不純物を低エネル
ギーの加速電圧でイオン注入することにより、反転防止
用注入層１１がそれぞれ形成され、続いてこれら注入層
１１およびバイポーラ素子側の中濃度ｎ型領域８の一部
の上に酸化工程によって厚い絶縁ｌｌ１１２が選択的に
形成される（第１図（ｂ））。
域１０の一部に対し選択的に、ｐ型の不純物を低エネル
ギーの加速電圧でイオン注入することにより、反転防止
用注入層１１がそれぞれ形成され、続いてこれら注入層
１１およびバイポーラ素子側の中濃度ｎ型領域８の一部
の上に酸化工程によって厚い絶縁ｌｌ１１２が選択的に
形成される（第１図（ｂ））。
ついでレジスト２３をマスクとして、１Ｍｅｖ以上の高
エネルギーの加速電圧で高濃度のｎ型不純物を選択的に
イオン注入することにより、バイポーラ素子およびＰＭ
Ｏ８素子の形成が予定される中濃度ｎ型頭１ｉ１８の下
（半導体基板１の表面から１μｍ以上深い領域）に、バ
イポーラ素子の埋込コレクタ２およびＰＭＯ８素子の低
抵抗ウェル層３が埋込層としてそれぞれ形成される（第
１図（Ｃ））。
エネルギーの加速電圧で高濃度のｎ型不純物を選択的に
イオン注入することにより、バイポーラ素子およびＰＭ
Ｏ８素子の形成が予定される中濃度ｎ型頭１ｉ１８の下
（半導体基板１の表面から１μｍ以上深い領域）に、バ
イポーラ素子の埋込コレクタ２およびＰＭＯ８素子の低
抵抗ウェル層３が埋込層としてそれぞれ形成される（第
１図（Ｃ））。
続いて同様にレジスト２４をマスクとして、１ＭｅＶ以
上の加速電圧で高濃度のｎ型不純物を選択的にイオン注
入することにより、バイポーラ素子とＰＭＯ８素子の境
界部に相当する中濃度ｎ型領域８の下の部分に上記した
埋込コレクタ２（ｎ型頭［）と低抵抗ウェル層３（ｎ型
領域）をＰＮ接合分離する分ｍ層４が、その上に形成さ
れた反転防止用注入層１１に届くように形成されるとと
もに、ＮＭＯ８素子の形成が予定される中濃度ｐ型頭ｔ
ａｉｏの下の部分には低抵抗ウェル層５が埋込層として
形成される（第１図（ｄ））。そして、上記分離層４の
形成により、中濃度ｎ型領域８はバイポーラ素子側の領
域８ａとＰＭＯ８素子側の領域８ｂとに分離される。
上の加速電圧で高濃度のｎ型不純物を選択的にイオン注
入することにより、バイポーラ素子とＰＭＯ８素子の境
界部に相当する中濃度ｎ型領域８の下の部分に上記した
埋込コレクタ２（ｎ型頭［）と低抵抗ウェル層３（ｎ型
領域）をＰＮ接合分離する分ｍ層４が、その上に形成さ
れた反転防止用注入層１１に届くように形成されるとと
もに、ＮＭＯ８素子の形成が予定される中濃度ｐ型頭ｔ
ａｉｏの下の部分には低抵抗ウェル層５が埋込層として
形成される（第１図（ｄ））。そして、上記分離層４の
形成により、中濃度ｎ型領域８はバイポーラ素子側の領
域８ａとＰＭＯ８素子側の領域８ｂとに分離される。
以後は従来の製造方法を示す第３図における（ｆ）〜（
ｋ）と同様の工程に従うことにより、バイポーラ素子と
０ＭＯ８とを有する集積半導体装置が得られる。
ｋ）と同様の工程に従うことにより、バイポーラ素子と
０ＭＯ８とを有する集積半導体装置が得られる。
このような製造方法によれば、エピタキシャル層の形成
時のような高温かつ長時間の熱処理が省略できるため、
埋込層の拡散が有効に防止される。
時のような高温かつ長時間の熱処理が省略できるため、
埋込層の拡散が有効に防止される。
また、埋込層形成後にある程度の熱処理を受けても、埋
込層の拡散はほとんどない（下記実験例参照）。さらに
、高エネルギーのイオン打込みを用いた場合には、半導
体基板１を形成する単結晶シリコン内での欠陥の生成も
比較的少ない。
込層の拡散はほとんどない（下記実験例参照）。さらに
、高エネルギーのイオン打込みを用いた場合には、半導
体基板１を形成する単結晶シリコン内での欠陥の生成も
比較的少ない。
第２図は加速電圧１．２ＭｅＶでドース量１Ｘ１０１３
／Ｃ１１１２のボロンをシリコン基板にイオン注入した
ときの深さ方向についての不純物濃度分布を示し、第３
図は同じ条件でボロンをシリコン基板にイオン注入した
あと、１０００℃、１００分の熱処理を行ったときの深
さ方向についての不純物濃度分布を示す。
／Ｃ１１１２のボロンをシリコン基板にイオン注入した
ときの深さ方向についての不純物濃度分布を示し、第３
図は同じ条件でボロンをシリコン基板にイオン注入した
あと、１０００℃、１００分の熱処理を行ったときの深
さ方向についての不純物濃度分布を示す。
第２図に示す不純物濃度分布から明らかなように、第１
図（ｃ）、（ｄ）で示す工程での高エネルギー下のイオ
ン注入による埋込コレクタ２、低抵抗ウェル層３，５、
分離層４の形成において、これらの埋°込層は十分深い
領域に高濃度で急な濃度勾配をなして形成されているこ
とがわかる。したがって、これら埋込層の形成のさいに
、不純物がｐ型半導体基板１の表層部に影響を及ぼすこ
とはない。
図（ｃ）、（ｄ）で示す工程での高エネルギー下のイオ
ン注入による埋込コレクタ２、低抵抗ウェル層３，５、
分離層４の形成において、これらの埋°込層は十分深い
領域に高濃度で急な濃度勾配をなして形成されているこ
とがわかる。したがって、これら埋込層の形成のさいに
、不純物がｐ型半導体基板１の表層部に影響を及ぼすこ
とはない。
また第３図に示す不純物濃度分布は、高エネルギー下の
イオン注入により形成される埋込層が、その活性化のた
めに熱処理を加えた程度ではあまり影響を受けないこと
を示している。
イオン注入により形成される埋込層が、その活性化のた
めに熱処理を加えた程度ではあまり影響を受けないこと
を示している。
（発明の効果）
この発明は以上説明したとおり、高エネルギーのイオン
注入によって埋込層を急な濃度勾配で形成できるので、
高温かつ長時間の熱処理を省略可能であり、埋込層の横
方向および深さ方向への拡散が抑えられ、半導体装置の
高集積化が可能になるとともに、ＭＯ８素子のα線によ
り生じる少数キャリヤによる誤動作やラッチアップを確
実に防止できる効果がある。
注入によって埋込層を急な濃度勾配で形成できるので、
高温かつ長時間の熱処理を省略可能であり、埋込層の横
方向および深さ方向への拡散が抑えられ、半導体装置の
高集積化が可能になるとともに、ＭＯ８素子のα線によ
り生じる少数キャリヤによる誤動作やラッチアップを確
実に防止できる効果がある。
第１図（ａ）〜（ｄ）はこの発明による半導体装置の製
造方法の一実施例の一部工程を示す断面図、第２図およ
び第３図は高エネルギー下でのイオン注入による不純物
濃度分布を示すグラフ、第４図（ａ）〜（ｋ）は従来の
半導体装置の製造方法を示す断面図である。 図において、１はｐ型半導体基板、２は埋込コレクタ（
埋込層）、３．５は低抵抗ウェル層（埋込層）、４は分
離層（埋込層）である。 なお、各図中同一符号は同一または相当部分を示す。
造方法の一実施例の一部工程を示す断面図、第２図およ
び第３図は高エネルギー下でのイオン注入による不純物
濃度分布を示すグラフ、第４図（ａ）〜（ｋ）は従来の
半導体装置の製造方法を示す断面図である。 図において、１はｐ型半導体基板、２は埋込コレクタ（
埋込層）、３．５は低抵抗ウェル層（埋込層）、４は分
離層（埋込層）である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）埋込層を有する半導体装置の製造方法において、
半導体基板の表面から前記埋込層を形成すべき位置にま
で到達可能な高エネルギーで不純物をイオン注入するこ
とにより前記埋込層を形成することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1778188A JPH01192131A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1778188A JPH01192131A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01192131A true JPH01192131A (ja) | 1989-08-02 |
Family
ID=11953261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1778188A Pending JPH01192131A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01192131A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0871215A1 (en) * | 1997-04-08 | 1998-10-14 | Matsushita Electronics Corporation | Method of fabricating a semiconductor integrated circuit device |
| US5889315A (en) * | 1994-08-18 | 1999-03-30 | National Semiconductor Corporation | Semiconductor structure having two levels of buried regions |
| CN115863176A (zh) * | 2022-12-23 | 2023-03-28 | 武汉大学 | 一种利用低能离子注入掺杂构建二维横向p-n同质结的方法 |
-
1988
- 1988-01-27 JP JP1778188A patent/JPH01192131A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5889315A (en) * | 1994-08-18 | 1999-03-30 | National Semiconductor Corporation | Semiconductor structure having two levels of buried regions |
| EP0871215A1 (en) * | 1997-04-08 | 1998-10-14 | Matsushita Electronics Corporation | Method of fabricating a semiconductor integrated circuit device |
| US6093591A (en) * | 1997-04-08 | 2000-07-25 | Matsushita Electronics Corporation | Method of fabricating a semiconductor integrated circuit device |
| CN115863176A (zh) * | 2022-12-23 | 2023-03-28 | 武汉大学 | 一种利用低能离子注入掺杂构建二维横向p-n同质结的方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2004221543A (ja) | 歪みシリコンｃｍｏｓを利用してシリコンゲルマニウム転位領域を分離するシステムおよび方法 | |
| JP2746499B2 (ja) | 半導体装置及びその製造方法 | |
| JP2002501673A (ja) | 装置内にゲートが形成される前に過渡増速拡散を用いてドーパント濃度を制御する方法 | |
| JPH0245327B2 (ja) | ||
| JPH09232332A (ja) | 半導体装置 | |
| SU773793A1 (ru) | Способ изготовлени полупроводниковых интегральных бипол рных схем | |
| JP2991386B2 (ja) | 半導体装置の製造方法 | |
| JP4951872B2 (ja) | 半導体装置の製造方法 | |
| JP2817247B2 (ja) | 半導体装置 | |
| JPS624339A (ja) | 半導体装置及びその製造方法 | |
| JP2006324431A (ja) | 半導体装置およびその製造方法 | |
| JP2527051B2 (ja) | 半導体装置の製造方法 | |
| JP3327658B2 (ja) | 縦型バイポーラトランジスタの製造方法 | |
| JP2808945B2 (ja) | 縦型ｍｏｓ電界効果トランジスタの製造方法 | |
| JPH024134B2 (ja) | ||
| JP3035915B2 (ja) | 半導体装置及びその製造方法 | |
| JPH11340335A (ja) | 半導体装置の製造方法 | |
| JPS6351627A (ja) | 不純物拡散方法 | |
| JPS63144567A (ja) | 半導体装置の製造方法 | |
| JPH06296019A (ja) | 半導体装置及びその製造方法 | |
| JPH0387059A (ja) | 半導体集積回路及びその製造方法 | |
| JPH0415950A (ja) | 相補型電界効果半導体装置およびその製造方法 | |
| JPH0629306A (ja) | 半導体装置およびその製造方法 | |
| JPH025429A (ja) | 横型ｐｎｐトランジスタの製造方法 | |
| JPS61139057A (ja) | 半導体集積回路装置の製造方法 |