JPH02205909A - クロック分配装置 - Google Patents
クロック分配装置Info
- Publication number
- JPH02205909A JPH02205909A JP1026442A JP2644289A JPH02205909A JP H02205909 A JPH02205909 A JP H02205909A JP 1026442 A JP1026442 A JP 1026442A JP 2644289 A JP2644289 A JP 2644289A JP H02205909 A JPH02205909 A JP H02205909A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- delay
- distribution device
- logic units
- selector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はクロック分配装置、さらに詳しく云エバ、コン
ピュータシステムに好適に適用できるクロック分配装置
に関する。
ピュータシステムに好適に適用できるクロック分配装置
に関する。
（従来の技術）
従来、この種のり・ロック分配装置は全てのユニットへ
のクロック分配系の遅延時間を同一にすることにより、
クロックスキニーが最小となるように構成されている。
のクロック分配系の遅延時間を同一にすることにより、
クロックスキニーが最小となるように構成されている。
（発明が解決しようとする蛛題）
上述した従来のクロック分配装置ではクロック分配系の
内で壷も遅延時間の大きいユニットへの遅延時間に他の
分配系の遅延時間を合せる必要があった。
内で壷も遅延時間の大きいユニットへの遅延時間に他の
分配系の遅延時間を合せる必要があった。
クロック分配系の遅延時間が大きいということは、系内
のゲート段数、ケーブル長遅延素子数等が大きいという
ことであり、クロックスキューが大きくなってしまう。
のゲート段数、ケーブル長遅延素子数等が大きいという
ことであり、クロックスキューが大きくなってしまう。
本来、小さな遅延時間で小さいクロックスキニーで分配
可能なりロック系も最大遅延時間を持つクロック分配糸
に合せるためクロックスキューが大きくなってしまうと
いう欠点があった。
可能なりロック系も最大遅延時間を持つクロック分配糸
に合せるためクロックスキューが大きくなってしまうと
いう欠点があった。
本発明の目的は系内のケーブル長に関係なく全体として
クロックスキューを小さくできるクロック分配装置を提
供することにある。
クロックスキューを小さくできるクロック分配装置を提
供することにある。
（課題を解決するための手段）
前記目的を達成づるために本発明によるクロック分配装
置はそれぞれ周期の異なるクロックを発生する複数の発
振器と、制御信号により前記発振器出力のいずれかを選
択して複数の論理ユニットに対し、同期したクロックパ
ルスを分配するセレクタと、前記複数の論理ユニットの
うちの一部の論理ユニットへのクロックパルスを遅延さ
せる遅延線とからなるクロック分配装置において、前記
遅延線を複数個設けるとともに前記遅延線出力のいずれ
かを選択する第２のセレクタを設け、前記複数の発振器
出力の切換えに連動させて前記遅延線出力も切換えるよ
うに構成しである。
置はそれぞれ周期の異なるクロックを発生する複数の発
振器と、制御信号により前記発振器出力のいずれかを選
択して複数の論理ユニットに対し、同期したクロックパ
ルスを分配するセレクタと、前記複数の論理ユニットの
うちの一部の論理ユニットへのクロックパルスを遅延さ
せる遅延線とからなるクロック分配装置において、前記
遅延線を複数個設けるとともに前記遅延線出力のいずれ
かを選択する第２のセレクタを設け、前記複数の発振器
出力の切換えに連動させて前記遅延線出力も切換えるよ
うに構成しである。
（実施例）
以下、図面を参照して本発明をさらに詳しく説明する。
第１図は本発明によるクロック分配装置の実施例を示す
ブロック図である。クロック分配装置１０１は異なる周
期管持つ発振器１０４ａ、１０４ｂ、セレクタ回路１０
５．１０８、ドライバ回路１０６および異なる遅延時間
を持つ遅延素子１０７ａ、１０７ｂにより構成されて論
る。出力端子１１２は同軸ケーブル１０９．１１０ｔ−
介して論理ユニット１０２．１０３に接続され、各論理
ユニットにクロックパルスを分配して込る。ここで、論
理ユニット１０３は装置槽底上クロック分配装置１０１
および論理ユニツ）１０２から離れた位置にあり。
ブロック図である。クロック分配装置１０１は異なる周
期管持つ発振器１０４ａ、１０４ｂ、セレクタ回路１０
５．１０８、ドライバ回路１０６および異なる遅延時間
を持つ遅延素子１０７ａ、１０７ｂにより構成されて論
る。出力端子１１２は同軸ケーブル１０９．１１０ｔ−
介して論理ユニット１０２．１０３に接続され、各論理
ユニットにクロックパルスを分配して込る。ここで、論
理ユニット１０３は装置槽底上クロック分配装置１０１
および論理ユニツ）１０２から離れた位置にあり。
同軸ケーブル１１０は１０９に比べて非常に長くなって
いる。
いる。
第２図は第１図の回路の動作を説明するためのタイムチ
ャートである。
ャートである。
ａ、ｂは発振器１０４ａ、１０４ｂのセレクタ１０５の
出力１１３での波形を示している。この波形ａ、ｂの人
を基準クロックエツジとする。
出力１１３での波形を示している。この波形ａ、ｂの人
を基準クロックエツジとする。
本クロックの有効エツジは立下りエツジとする。
１１４（ａ）、 １１５（ａｌは発振器１０４ａが選択
された時の論理ユニツ）１０２，１０３の入力１１４．
１１５の波形を示している。上記１１５（ａ）の波形で
はセレクタ１０８は遅延素子１０７ａの出力を選択して
おり、１１３から１１５ｔでの遅延時間の合計がＴ２と
なるように遅延素子１０７ａの遅延時間を設定しておく
ことにより１１４（ａ）と１１５ （ａ）の関係は基準
エツジはズレるが、有効エツジは合せることができ、論
理ユニツ）１０２．１０３１１４のクロックスキューを
小さく抑えることができる。
された時の論理ユニツ）１０２，１０３の入力１１４．
１１５の波形を示している。上記１１５（ａ）の波形で
はセレクタ１０８は遅延素子１０７ａの出力を選択して
おり、１１３から１１５ｔでの遅延時間の合計がＴ２と
なるように遅延素子１０７ａの遅延時間を設定しておく
ことにより１１４（ａ）と１１５ （ａ）の関係は基準
エツジはズレるが、有効エツジは合せることができ、論
理ユニツ）１０２．１０３１１４のクロックスキューを
小さく抑えることができる。
発揚器１０４ｂが選択された時は遅延素子１０７ｂが選
択されるので、この遅延時間ｔ−１０３から１０５まで
の遅延時間の合計がＴ３となるよう忙設定しておくこと
により有効エツジを合せることが可能となり、スキュー
を小さく抑えることができる。
択されるので、この遅延時間ｔ−１０３から１０５まで
の遅延時間の合計がＴ３となるよう忙設定しておくこと
により有効エツジを合せることが可能となり、スキュー
を小さく抑えることができる。
（発明の効果）
以上、説明したように本発明はクロックパルス発生用の
発振器の切り換えと一部の論理ユニットへのクロック分
配糸の遅延時間の切り換えを併せて行うように構成され
ているので、全体としてスキューの小さいクロック分配
装置を実現することが可能となる。
発振器の切り換えと一部の論理ユニットへのクロック分
配糸の遅延時間の切り換えを併せて行うように構成され
ているので、全体としてスキューの小さいクロック分配
装置を実現することが可能となる。
第１図は本発明によるクロック分配装置の実施例を示す
ブロック図、第２図は第１図の動作を説明するためのタ
イムチャートである。 １０１・・・クロック分配装置 １０２．１０３・・・論理ユニット １０４−・・発振器 １０５．１０８・・・セレクタ回路 １０６−・・ドライバ回路 １０７−・・遅延素子 １０９．１１０・・・同軸ケーブル １１１・・・制御信号 １１２−・・クロック分配装置の出力端子特許出願人
日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
ブロック図、第２図は第１図の動作を説明するためのタ
イムチャートである。 １０１・・・クロック分配装置 １０２．１０３・・・論理ユニット １０４−・・発振器 １０５．１０８・・・セレクタ回路 １０６−・・ドライバ回路 １０７−・・遅延素子 １０９．１１０・・・同軸ケーブル １１１・・・制御信号 １１２−・・クロック分配装置の出力端子特許出願人
日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
Claims (1)
- それぞれ周期の異なるクロックを発生する複数の発振器
と、制御信号により前記発振器出力のいずれかを選択し
て複数の論理ユニットに対し、同期したクロックパルス
を分配するセレクタと、前記複数の論理ユニットのうち
の一部の論理ユニットへのクロックパルスを遅延させる
遅延線とからなるクロック分配装置において、前記遅延
線を複数個設けるとともに前記遅延線出力のいずれかを
選択する第２のセレクタを設け、前記複数の発振器出力
の切換えに連動させて前記遅延線出力も切換えるように
構成したことを特徴とするクロック分配装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026442A JPH02205909A (ja) | 1989-02-03 | 1989-02-03 | クロック分配装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026442A JPH02205909A (ja) | 1989-02-03 | 1989-02-03 | クロック分配装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02205909A true JPH02205909A (ja) | 1990-08-15 |
Family
ID=12193625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1026442A Pending JPH02205909A (ja) | 1989-02-03 | 1989-02-03 | クロック分配装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02205909A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57191727A (en) * | 1981-05-21 | 1982-11-25 | Fujitsu Ltd | Clock pulse phase adjusting circuit |
-
1989
- 1989-02-03 JP JP1026442A patent/JPH02205909A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57191727A (en) * | 1981-05-21 | 1982-11-25 | Fujitsu Ltd | Clock pulse phase adjusting circuit |
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