JPH0519892A - 可変クロツク分周回路 - Google Patents

可変クロツク分周回路

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JPH0519892A
JPH0519892A JP17083691A JP17083691A JPH0519892A JP H0519892 A JPH0519892 A JP H0519892A JP 17083691 A JP17083691 A JP 17083691A JP 17083691 A JP17083691 A JP 17083691A JP H0519892 A JPH0519892 A JP H0519892A
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Abstract

(57)【要約】 【目的】各分周器の出力信号の同期をとることにより、
クロック分周比切換え時においても周波数の乱れの極め
て少ない安定したクロックを供給することを可能にす
る。 【構成】位相同期化回路２０は、バッファ２１，ＡＮＤ
ゲート２２〜２４により構成され、分周器３１〜３４に
入力されるクロックの変化点を合せることにより、分周
器３１〜３４の出力信号を同期化する。切換回路４０
は、分周比設定信号１２，１３の値により、分周器３１
〜３４の出力信号の中から一つを選択し、出力信号１１
を出力する。また、切換回路４０のクロック切換えは、
分周器３１〜３４からの入力信号がすべてＬレベルで、
基本クロック１０がＨレベルに立上がったとき行われ
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、分周クロックを安定に
切換える機能をもつ可変クロック分周回路に関する。
【０００２】
【従来の技術】現在のマイクロコンピュータ、特に周辺
回路を統裁するシングルチップ系のマイクロコンピュー
タでは、用途によってシステムクロックの周波数を切換
えるために、可変クロック分周回路を内蔵するものが多
い。システムクロックは、システム全体の動作に影響を
与えるため、その供給元である可変クロック分周回路に
は、高い信頼性が要求されている。
【０００３】図４に、従来の可変クロック分周回路を示
す。１０は分周の基本となる基本クロック、１４は可変
クロック分周回路の出力信号、１２，１３は分周回路の
分周比を設定する入力信号、３１〜３４は入力クロック
の立ち下がりエッジで周波数を１／２に分周する分周
器、４０はクロックを切換える切換回路である。分周器
３１には、基本クロック１０が入力され、出力信号は分
周器３２に出力される。また、分周器３２の出力信号は
分周器３３の入力端子に、分周器３３の出力信号は分周
器３４の入力端子に、それぞれ出力される。切換回路４
０には、基本クロック１０，分周器３１〜３４の出力信
号及び分周比設定信号１２，１３が入力される。切換回
路４０は、分周比設定信号１２，１３の値により、分周
器３１〜３４の出力信号の中から一つを選択し、出力信
号１４を出力する。また、切換回路４０のクロック切換
えは、分周器３１〜３４からの入力信号がすべてＬレベ
ルで、基本クロック１０がＨレベルに立上がったとき行
われる。
【０００４】図５は、図４の動作を説明するための図
で、分周比を１／１６から１／２に切換えた場合のタイ
ミングチャートを示している。分周器３１〜３４は図４
のように継続接続されているため、各分周器を構成する
素子のディレイにより出力信号は、図５に示すように後
段の波形ほど変化点が遅れる。ここで、図５のように分
周比設定信号１２，１３が変化したとすると、出力信号
１４は、分周器３１〜３４からの入力信号が全てＬレベ
ルで、基本クロック１０がＨレベルに立上がったときに
切換えられ、図５に示すような波形となる。
【０００５】
【発明が解決しようとする課題】従来の可変クロック分
周回路では、前段の分周器の出力が次段の分周器の入力
端子に継続接続されているため、各分周器の出力クロッ
クの変化点は、分周器を構成する素子のディレイによ
り、後段の分周器ほど遅くなる。このため、図５に示す
ように、分周比設定信号１２，１３により分周比を１／
１６から１／２に切換えるとき、分周回路の出力信号１
４は一時的にＬレベル幅が小さくなり、ｔf0＞ｔf1（ｔ
f0：分周器３１の出力信号の周期、ｔf1：切換直後の分
周回路の出力信号１４の周期）となるため、分周回路の
出力信号１４は、保証動作周波数を越え、システムの誤
動作の原因となる。なお、ここではディレイの影響が最
も大きい１／１６から１／２への分周比切換えを例にと
ったが、その他の分周比切換えにおいても同様な問題が
生じる。
【０００６】
【課題を解決するための手段】本発明は、複数の分周器
と、前記複数の分周器の出力信号及び分周比を設定する
信号とを入力する切換回路で構成される可変クロック分
周回路において、前記複数の分周器に入力されるクロッ
クの位相を基本クロックにより同期化する手段を有する
ものである。
【０００７】
【実施例】以下、実施例につき詳述する。
【０００８】図１に、本発明の一実施例である可変クロ
ック分周回路を示す。本可変クロック分周回路は、分周
回路の入力となる基本クロック１０、分周回路の出力信
号１１、分周回路の分周比を設定する入力信号１２，１
３、位相同期化回路２０、入力クロックの立ち下がりエ
ッジで周波数を１／２に分周する分周器３１〜３４、ク
ロックを切換える切換回路４０から構成される。位相同
期化回路２０は、バッファ２１とＡＮＤゲート２２〜２
４から構成される。
【０００９】分周器３１〜３４には、それぞれ位相同期
化回路２０のバッファ２１，ＡＮＤゲート２２〜２４の
出力信号が入力され、位相同期化回路２０には、基本ク
ロック１０と分周器３１〜３４の出力信号が入力され
る。位相同期化回路２０のバッファ２１には基本クロッ
ク１０が入力され、ＡＮＤゲート２２には基本クロック
１０と分周器３１の出力信号が、ＡＮＤゲート２３には
基本クロック１０と分周器３１，３２の出力信号が、Ａ
ＮＤゲート２４には基本クロック１０と分周器３１〜３
３の出力信号が、それぞれ入力される。切換回路４０に
は、基本クロック１０，分周器３１〜３４の出力信号及
び分周比設定信号１２，１３が入力される。切換回路４
０は、分周比設定信号１２，１３の値により、分周器３
１〜３４の出力信号の中から一つを選択し、出力信号１
１を出力する。また、切換回路４０のクロック切換え
は、分周器３１〜３４からの入力信号がすべてＬレベル
で、基本クロック１０がＨレベルに立上がったとき行わ
れる。
【００１０】図２は、図１の回路の動作を説明するため
の図で、分周比を１／１６から１／２に切換えた場合の
タイミングチャートである。バッファ２１及びＡＮＤゲ
ート２２〜２４のディレイにより、これらの素子の出力
信号は、基本クロック１０に対してそれぞれの素子のデ
ィレイ値の分だけ遅れた信号となる。各素子の駆動能力
が等しくなるように素子の形状を設定し、各素子のディ
レイ値が等しくなるようにすれば、分周器３１〜３４の
波形は図２のようになる。分周器３１〜３４のディレイ
値は、同じ構成の分周器を使用すれば等しくできるか
ら、分周器３１〜３４の出力信号は変化点の等しい波形
となる。ここで、図２のように分周比設定信号１２，１
３が変化したとすると、出力信号１１は、分周器３１〜
３４からの入力信号全てＬレベルで、基本クロック１０
がＨレベルに立上がったときに切換えられ、図２のよう
になる。分周器３１と分周器３４の出力信号の変化点が
等しいと仮定すれば、分周回路の出力信号１１の切換え
直後の周期ｔs1は、分周器３１の出力信号の周期ｔs0と
ほぼ等しくすることができ、安定したクロックの切換え
が可能となる。なお、ここでは１／１６から１／２への
分周比切換えを例にとったが、その他の分周比切換え時
においても、安定な分周クロックの供給が可能である。
【００１１】次に第２実施例について説明する。本実施
例では、図１位相同期化回路２０を図３の位相同期化回
路５０で構成したものであり、その他の構成は同様であ
る。
【００１２】本実施例では、実施例１の位相同期化回路
２０のバッファ２１，ＡＮＤゲート２２〜２４をＡＮＤ
ゲート５１〜５４に置き換えたものである。図中のＶDD
は、正電源を示している。ＡＮＤゲート５１〜５４は、
入力ゲート数が同じであり形状も同一にできるので、駆
動能力等のバランスが向上し、分周器３１〜３４に出力
する信号を容易に同期化できる。
【００１３】
【発明の効果】本発明の可変クロック分周回路は、各分
周器の出力信号の同期をとることにより、クロック分周
比切換え時においても周波数の乱れの極めて少ない安定
したクロックを供給することが可能である。特に、分周
器の段数が多い場合、あるいは基本クロック周波数が高
い場合に、本実施例の効果は大きい。
【図面の簡単な説明】
【図１】本発明の第１の実施例の可変クロック分周回路
である。
【図２】図１の回路のタイミングチャートである。
【図３】本発明の第２の実施例で使用する位相同期化回
路である。
【図４】従来例の可変クロック分周回路である。
【図５】図４の回路のタイミングチャートである。

Claims (1)

  1. 【特許請求の範囲】 【請求項１】 複数の分周器と、前記複数の分周器の出
    力信号及び分周比を設定する信号を入力する切換え回路
    とを備え、一つの基本クロックを入力し、設定値に従っ
    た分周クロックを供給する可変クロック分周回路におい
    て、前記複数の分周器に入力されるクロックの位相を基
    本クロックにより同期化する手段を有することを特徴と
    する可変クロック分周回路。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6397342B1 (en) 1998-02-17 2002-05-28 Nec Corporation Device with a clock output circuit
JP2007172583A (ja) * 2005-12-22 2007-07-05 Sony Computer Entertainment Inc 演算処理装置およびクロック制御方法
JP2008524745A (ja) * 2004-12-21 2008-07-10 パケット ディジタル オンデマンド電力管理の方法及び機器
JP2008524744A (ja) * 2004-12-21 2008-07-10 パケット ディジタル オンデマンド電力管理の方法及び機器
JP2010282399A (ja) * 2009-06-04 2010-12-16 Renesas Electronics Corp クロック切替回路
JP2012074797A (ja) * 2010-09-28 2012-04-12 Nippon Dempa Kogyo Co Ltd 多出力水晶発振器
JP2012203866A (ja) * 2011-03-28 2012-10-22 Renesas Electronics Corp クロック生成回路、それを用いたプロセッサシステム、及びクロック周波数制御方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3467880B2 (ja) * 1994-12-26 2003-11-17 ソニー株式会社 クロック信号発生装置
JPH08234865A (ja) * 1995-02-24 1996-09-13 Canon Inc マイクロコンピュータを有する機器
US5684434A (en) 1995-10-30 1997-11-04 Cypress Semiconductor Erasable and programmable single chip clock generator
US6310922B1 (en) * 1995-12-12 2001-10-30 Thomson Consumer Electronics, Inc. Method and apparatus for generating variable rate synchronization signals
US5952890A (en) 1997-02-05 1999-09-14 Fox Enterprises, Inc. Crystal oscillator programmable with frequency-defining parameters
US5960405A (en) * 1997-02-05 1999-09-28 Fox Enterprises, Inc. Worldwide marketing logistics network including strategically located centers for frequency programming crystal oscillators to customer specification
JP2923882B2 (ja) * 1997-03-31 1999-07-26 日本電気株式会社 クロック供給回路を備える半導体集積回路
KR100239430B1 (ko) * 1997-08-22 2000-01-15 김영환 가변 비정수배 분주회로
US6236251B1 (en) * 1998-03-04 2001-05-22 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit with multiple selectively activated synchronization circuits
US6459313B1 (en) * 1998-09-18 2002-10-01 Lsi Logic Corporation IO power management: synchronously regulated output skew
US6188255B1 (en) 1998-09-28 2001-02-13 Cypress Semiconductor Corp. Configurable clock generator
JP2002041452A (ja) * 2000-07-27 2002-02-08 Hitachi Ltd マイクロプロセッサ、半導体モジュール及びデータ処理システム
US6956922B2 (en) * 2001-09-28 2005-10-18 Intel Corporation Generating non-integer clock division
JP3995142B2 (ja) * 2001-11-12 2007-10-24 沖電気工業株式会社 半導体集積回路
KR100431805B1 (ko) * 2002-05-16 2004-05-17 뮤텔테크놀러지 주식회사 단일 칩 시스템의 클럭신호 발생회로 및 방법
KR100507875B1 (ko) * 2002-06-28 2005-08-18 주식회사 하이닉스반도체 지연고정루프에서의 클럭분주기 및 클럭분주방법
US6894551B2 (en) * 2003-09-05 2005-05-17 Micron Technology, Inc. Multiphase clock generators
US8073042B1 (en) 2005-04-13 2011-12-06 Cypress Semiconductor Corporation Recursive range controller
US7339405B2 (en) * 2006-02-02 2008-03-04 Mediatek, Inc. Clock rate adjustment apparatus and method for adjusting clock rate
US8704559B2 (en) * 2012-02-21 2014-04-22 Mediatek Singapore Pte. Ltd. Method and system for synchronizing the phase of a plurality of divider circuits in a local-oscillator signal path
KR102002466B1 (ko) * 2013-05-20 2019-07-23 에스케이하이닉스 주식회사 디지털 카운터
US11042180B1 (en) * 2020-03-20 2021-06-22 Arm Limited Detecting irregularities in an input clock signal

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62285122A (ja) * 1986-06-03 1987-12-11 Nec Corp クロツクパルス発生回路
JPH01276327A (ja) * 1988-04-28 1989-11-06 Matsushita Electric Ind Co Ltd クロック発生回路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4500909A (en) * 1982-01-21 1985-02-19 Victor Company Of Japan, Ltd. Synchronizing signal generating apparatus
JPH0752214B2 (ja) * 1986-06-03 1995-06-05 株式会社精工舎 分周テスト機能付集積回路
JP2643146B2 (ja) * 1987-05-14 1997-08-20 ソニー株式会社 マイクロコンピュータのクロック生成回路
US5043596A (en) * 1988-09-14 1991-08-27 Hitachi, Ltd. Clock signal supplying device having a phase compensation circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62285122A (ja) * 1986-06-03 1987-12-11 Nec Corp クロツクパルス発生回路
JPH01276327A (ja) * 1988-04-28 1989-11-06 Matsushita Electric Ind Co Ltd クロック発生回路

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6397342B1 (en) 1998-02-17 2002-05-28 Nec Corporation Device with a clock output circuit
JP2008524745A (ja) * 2004-12-21 2008-07-10 パケット ディジタル オンデマンド電力管理の方法及び機器
JP2008524744A (ja) * 2004-12-21 2008-07-10 パケット ディジタル オンデマンド電力管理の方法及び機器
US8020015B2 (en) 2004-12-21 2011-09-13 Packet Digital Method and apparatus for on-demand power management
US8095818B2 (en) 2004-12-21 2012-01-10 Packet Digital Method and apparatus for on-demand power management
JP2007172583A (ja) * 2005-12-22 2007-07-05 Sony Computer Entertainment Inc 演算処理装置およびクロック制御方法
JP2010282399A (ja) * 2009-06-04 2010-12-16 Renesas Electronics Corp クロック切替回路
JP2012074797A (ja) * 2010-09-28 2012-04-12 Nippon Dempa Kogyo Co Ltd 多出力水晶発振器
JP2012203866A (ja) * 2011-03-28 2012-10-22 Renesas Electronics Corp クロック生成回路、それを用いたプロセッサシステム、及びクロック周波数制御方法
US9252752B2 (en) 2011-03-28 2016-02-02 Renesas Electronics Corporation Clock generation circuit, processor system using same, and clock frequency control method

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EP0522551B1 (en) 1998-11-18
EP0522551A3 (en) 1993-07-21
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DE69227608D1 (de) 1998-12-24
JP2745869B2 (ja) 1998-04-28
EP0522551A2 (en) 1993-01-13
US5389826A (en) 1995-02-14
DE69227608T2 (de) 1999-06-24
KR950012054B1 (ko) 1995-10-13

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