JPH02206091A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、電気的にプログラム可能な半導体記憶装置
に関するものである。

〔従来の技術〕

半導体記憶装置のうち、続出専用のいわゆるＲＯＭ（Ｒ
ｅａｄ−Ｏｎｌｙ　Ｍｅｍｏｒｙ）は内容を書き換える
必要がなものであり、比較的大容量が必要な場合に用い
られている。その中で、使用者が購入した後に内容を電
気的に書き込むことができるいわゆるＦＲＯＭ（Ｐｒｏ
ｇｒａｍｍａｂｌｅ　ＲＯＭ）は、望む内容のＲＯＭが
ただちに得られるためにひろく用いられている。このＦ
ＲＯＭを構成するためには、外部から記憶内容が電気的
、に書き込め、かつ記憶装置の電源を切ってもその記憶
内容が保持されるような素子構造をとる必要がある。

従来のこの種の半導体記憶装置を第２図に示す。

すなわち、この半導体記憶装置の記憶単位は１個のバイ
ポーラトランジスタ３０と１個のヒユーズ３１とによっ
て構成されている。バイポーラトランジスタ３０のベー
スはワード線３２に接続され、エミッタ電極３３は共通
の電源に接続されている。

ヒユーズ３１はバイポーラトランジスタ３０のコレクタ
電極３４とビット線３５とを接続している。

この半導体記憶装置の記憶内容の書き込みは、ワード１
ｌＪｊ１３２の電圧を昇圧することによりバイポーラト
ランジスタ３０をオン状態にし、コレクタ電極を通じて
ヒユーズ３１に多大な電流を流し溶断することにより行
うものである。

〔発明が解決しようとする課題〕

ところが、この半導体記憶装置は、ヒユーズ３１に多大
な電流を流しジュール熱により溶断するため、書き込み
時に大きな電力が必要になるという欠点があった。

またヒユーズ３１の周辺の温度がかなり上昇するため近
くに他の素子を配置することができないとともに、書き
込みに大電流が必要なため高集積に適したＭＩＳ　）ラ
ンジスタが用いにくく、しかも大容量の溶断条件が不適
切であると切断が不十分でもれ電流が生じるという問題
点もあった。

したがって、この発明の目的は、大電流を必要とするこ
となく確実に書き込みでき、また高集積すなわち大容量
化が可能な半導体記憶装置を捉供することである。

〔課題を解決するための手段〕

この発明の半導体記憶装置は、電気的に短絡可能なキャ
パシタをソース電極とドレイン電極との間に接続したエ
ンハンスメント・モードのＭＩＳＦＥＴからなる記憶単
位を備え、前記記憶単位の複数を直列に接続してビット
線を構成したことを特徴とするものである。

〔作用〕

この発明の構成によれば、ビ・７ト線にキャパシタの短
絡可能な電圧を印加し、特定の記憶単位の旧５ＦＥＴを
オフに制御することにより、前記電圧をキャパシタに印
加してキャパシタを短絡させ、これにより記憶内容の書
き込みを行い、キャパシタの短絡可能な電圧よりも低い
電圧をビット線に加えて読出しが行われる。したがって
、大電流を必要とすることなく確実に書き込みでき、ま
た高集積すなわち大容量が可能になる。

〔実施例〕

この発明の一実施例を第１図に基づいて説明する。すな
わち、この半導体記憶装置は、電気的に短絡可能なキャ
パシタ１〜４をソース電極とドレイン電極との間に接続
したエンハンスメント・モードの旧５ＦＥＴ　５〜８か
らなる記ｔｔ　ｔｒ＝−位９〜１２を備え、複数の記憶
単位９〜１２を直列に接続してビット＆’ｉ１３を構成
している。

ＭＩＳＦＥＴ　５のドレイン電極は負荷１４を通じて電
源に接続され、旧５ＦＥＴ　８のソース電極は接地され
、またゲート電極はワード線１５〜１８に接続されてい
る。

キャパシタ１〜４は、シリコン酸化膜やシリコン窒化膜
等の絶縁膜あるいはそれらの多層膜で形成する。たとえ
ば、下層をシリコン酸化膜、上層をシリコン窒化膜とし
て全体で厚さを８〜９ｎｍとすれば、、、１８Ｖ程度の
・電圧でｌ　ｍ　ｓ程度で短絡させることができる。１
９は出力端子である。

つぎに書き込みの手順を説明する。たとえ・ばワード線
１Ｇを低電位にし、他のワード＆？！１５．１７１８を
高電位にする書き込み操作を行うと、ＭＩＳＦＥＴ５〜
８のうちＭＩＳＦＥＴ　６のみがオフ状態となり、他の
旧５ＦＥＴ５．７．８はオン状態となる。この状態で電
源に１５〜２０ｖの短絡可能な電圧を印加するとその電
圧はほとんど力＜ｈｒｓｐＥ↑６に付属するキャパシタ
２の両端に印加され、結果としてキ、ヤパシタ２は短絡
状態となる。

このとき、電源から接地に向かって電流が流れるがキャ
パシタ２は短絡そのものには大電流は必要でなく、その
電流はＭＩＳＦＥＴ５’、　　７．　８および負荷１４
によって制御される。また発熱は局所的であり、周辺の
素子に影響を与えない程度に小さくできる。

読出し時には、書き込み時と同じように、特定のワード
線のみを低電位にし他のワード線を高電位にする読出し
操作を行うが、電源には通常使用する５ｖ、程度の電圧
を印加する。こうすると、第１図において旧５ＦＥ７６
のキャパシタ２が前記書き込みにより短絡状態のため、
ワード線１６が低電位の場合のみ出力端子１９の出力が
低電位となる。

すなわち、ワード線を低電位にすることによりオフ、に
選択された旧５ＦＥＴに付属するキャパシタが短絡状態
にある場合のみ電流が流れて出力が低電位となり、キャ
パシタが短絡状態でない場合には電流が流れ、ないため
出力は高電位となる。この場合、キャパシタに印加され
る電圧は５ｖ程度と低いためキゼバシタが短絡したり絶
縁特性が変化したりすることはない。

この実施例によれば、ビット線１３にキャパシタ１〜４
の短絡可能な電圧を印加し、特定の記憶単位９〜１２の
ＭＩＳＦＥＴ　５〜８のいずれかをオフに制御すること
により、前記電圧をキャパシタ１〜４のいずれかに印加
してそのキャパシタを短絡させ、これにより記憶内容の
書き込みを行い、キャパシタ１〜４の短絡可能な電圧よ
りも低い電圧をビット線１３に加えて読出しが行われる
。したがって、大電流を必要とすることなく確実に書き
込みでき、また高集積すなわち大容量が可能になる。

なお、前記実施例では説明の都合上、４個の旧５ＦＥＴ
　５〜８が直列に接続されていたが、前記個数に制限さ
れず、所望の個数に直列に接続した構成とすることがで
きる。また実際の集積回路においては第１図に示した回
路を多数集積して用いればよい。

〔発明の効果〕

この発明の半勇体記憶装置によれば、電気的に短絡可能
なキャパシタをソース電極とドレイン電極との間に接続
したエンハンスメント・モードのＭＩＳＦＥＴからなる
記憶単位を備え、前記記憶単位の複数を直列に接続して
ビット線を構成したため、大電流を必要とすることなく
確実に凹き込みでき、また高集積すなわち大容量が可能
になるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例の回路図、第２図は従来例
の回路図である。 １〜４・・・キャパシタ、５〜８・・・）ＩＩＳＦＥＴ
、　９〜１２・・・記憶単位、１３・・・ビット線

Claims (1)

【特許請求の範囲】
1. 電気的に短絡可能なキャパシタをソース電極とドレイン
   電極との間に接続したエンハンスメント・モードのＭＩ
   ＳＦＥＴからなる記憶単位を備え、前記記憶単位の複数
   を直列に接続してビット線を構成したことを特徴とする
   半導体記憶装置。