JPS63300529A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS63300529A JPS63300529A JP62137235A JP13723587A JPS63300529A JP S63300529 A JPS63300529 A JP S63300529A JP 62137235 A JP62137235 A JP 62137235A JP 13723587 A JP13723587 A JP 13723587A JP S63300529 A JPS63300529 A JP S63300529A
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- JP
- Japan
- Prior art keywords
- write
- fuse
- write enable
- circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000005540 biological transmission Effects 0.000 claims abstract description 9
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にＲＯＭ部への書込
みが完了した後に再書込みを禁止するための多結晶シリ
コンの書込み禁止用ヒユーズを有するＭＯＳ型の半導体
集積回路に関する。
みが完了した後に再書込みを禁止するための多結晶シリ
コンの書込み禁止用ヒユーズを有するＭＯＳ型の半導体
集積回路に関する。
従来、この種の半導体集積回路は、第２図に示すように
、書込み信号Ｓｗにより所定のメモリセルにデータを書
込むＥＰＲＯＭ部５と、一端が外部端子の書込み可否設
定端子Ｔ、に接続され、ＥＰＲＯＭ部５への書込みが完
了した後に再書込みを禁止するための多結晶シリコンの
書込み禁止用ヒユーズ２と、トランジスタＱｓ、Ｑ４及
びインバータ３１を含んで構成され、入力端が書込み禁
止用ヒユーズ２の他端に接続され、書込み可否設定端子
Ｔ１に所定の電位を与えることにより書込み可否信号を
出力する書込み可否設定回路３と、書込み可否信号によ
り書込み信号Ｓｗの伝達を制御するＮＡＮＤ型のゲート
回路４とを有する構成となっていた。
、書込み信号Ｓｗにより所定のメモリセルにデータを書
込むＥＰＲＯＭ部５と、一端が外部端子の書込み可否設
定端子Ｔ、に接続され、ＥＰＲＯＭ部５への書込みが完
了した後に再書込みを禁止するための多結晶シリコンの
書込み禁止用ヒユーズ２と、トランジスタＱｓ、Ｑ４及
びインバータ３１を含んで構成され、入力端が書込み禁
止用ヒユーズ２の他端に接続され、書込み可否設定端子
Ｔ１に所定の電位を与えることにより書込み可否信号を
出力する書込み可否設定回路３と、書込み可否信号によ
り書込み信号Ｓｗの伝達を制御するＮＡＮＤ型のゲート
回路４とを有する構成となっていた。
第３図は第２図の主要部分の等価回路図である。
第２図に示されたトランジスタＱ３は抵抗素子として動
作し、トランジスタＱ４はダイオードとして動作する。
作し、トランジスタＱ４はダイオードとして動作する。
ここで、書込み可否設定端子Ｔ１が開放状態であると、
トランジスタＱ３によりインバータ３１の入力端はプル
アップされてＮＡＮＤ型のゲート回路４の入力端の書込
み可否信号は低レベルとなり、書込み信号Ｓｗの伝達を
禁止する。
トランジスタＱ３によりインバータ３１の入力端はプル
アップされてＮＡＮＤ型のゲート回路４の入力端の書込
み可否信号は低レベルとなり、書込み信号Ｓｗの伝達を
禁止する。
次に、書込み可否設定端子Ｔ１と接地間に所定の値の抵
抗を接続してインバータ３１の入力端のレベルがインバ
ータ３１のしきい値を越えるように書込み可否信号を高
レベルにすると、出力は反転して書込み信号Ｓｗはゲー
ト回路４により伝達される。
抗を接続してインバータ３１の入力端のレベルがインバ
ータ３１のしきい値を越えるように書込み可否信号を高
レベルにすると、出力は反転して書込み信号Ｓｗはゲー
ト回路４により伝達される。
ＥＰＲＯＭ部５の書込みが完了すると、その後の再書込
みを禁止するために、書込み禁止用ヒユーズ２を切断す
る。この切断方法は、書込み可否設定端子Ｔ１にトラン
ジスタＱ４がブレークダウンする電圧を印加し、その電
流により切断する。
みを禁止するために、書込み禁止用ヒユーズ２を切断す
る。この切断方法は、書込み可否設定端子Ｔ１にトラン
ジスタＱ４がブレークダウンする電圧を印加し、その電
流により切断する。
書込み禁止用ヒユーズ２は、第４図に示すように、中心
部の寸法が０．５〜１．５μｍ程度の非常に細い構造と
なっている。
部の寸法が０．５〜１．５μｍ程度の非常に細い構造と
なっている。
上述した従来の半導体集積回路は、書込み禁止用ヒユー
ズ２の一端が外部端子である書込み可否設定端子Ｔ１に
接続され、かつ中心部は非常に細い構造となっているの
で、拡散後の製造工程、流通工程において、静電気によ
り書込み禁止用ヒユーズ２が書込み前に破壊してしまう
という欠点がある。
ズ２の一端が外部端子である書込み可否設定端子Ｔ１に
接続され、かつ中心部は非常に細い構造となっているの
で、拡散後の製造工程、流通工程において、静電気によ
り書込み禁止用ヒユーズ２が書込み前に破壊してしまう
という欠点がある。
また、書込み前に書込み禁止用ヒユーズ２が破壊するの
を防止するためには、拡散直後に書込みを行い直ちに書
込み禁止用ヒユーズ２を切断しなげればならないので、
適用範囲が限定されるという欠点がある。
を防止するためには、拡散直後に書込みを行い直ちに書
込み禁止用ヒユーズ２を切断しなげればならないので、
適用範囲が限定されるという欠点がある。
本発明の目的は、拡散後の製造工程、流通工程において
、静電気により書込み禁止用ヒユーズが破壊されるのを
防止し、適用範囲を拡大することができる半導体集積回
路を提供することにある。
、静電気により書込み禁止用ヒユーズが破壊されるのを
防止し、適用範囲を拡大することができる半導体集積回
路を提供することにある。
本発明は、書込み信号により所定のメモリセルにデータ
を書込むＲＯＭ部と、一端が書込み可否設定端子に接続
され、前記ＲＯＭ部への書込みが完了した後に再書込み
を禁止するための多結晶シリコンの書込み禁止用ヒユー
ズと、入力端がこの書込み禁止用ヒユーズの他端に接続
され、前記書込み可否設定端子に所定の電位を与えるこ
とにより書込み可否信号を出力する書込み可否設定回路
と、前記書込み可否信号により前記書込み信号の伝達を
制御するゲート回路とを有する半導体集積回路において
、前記書込み可否設定端子と前記書込み禁止用ヒユーズ
との間に、トランスミッションゲート型の保護回路を設
けて構成される。
を書込むＲＯＭ部と、一端が書込み可否設定端子に接続
され、前記ＲＯＭ部への書込みが完了した後に再書込み
を禁止するための多結晶シリコンの書込み禁止用ヒユー
ズと、入力端がこの書込み禁止用ヒユーズの他端に接続
され、前記書込み可否設定端子に所定の電位を与えるこ
とにより書込み可否信号を出力する書込み可否設定回路
と、前記書込み可否信号により前記書込み信号の伝達を
制御するゲート回路とを有する半導体集積回路において
、前記書込み可否設定端子と前記書込み禁止用ヒユーズ
との間に、トランスミッションゲート型の保護回路を設
けて構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１［！Ｉは本発明の一実施例を示す回路図である。
この実施例が第２図に示された従来の半導体集積回路と
相違する点は、書込み可否設定端子Ｔ１と書込み禁止用
ヒユーズ２との間に、トランジスタＱｓ 、 Ｑａ及び
インバータ１１を含んで構成されたトランスミッション
ゲート型の保護回路１を設けた点である。
相違する点は、書込み可否設定端子Ｔ１と書込み禁止用
ヒユーズ２との間に、トランジスタＱｓ 、 Ｑａ及び
インバータ１１を含んで構成されたトランスミッション
ゲート型の保護回路１を設けた点である。
この保護回路１は、製造工程、流通工程においては、ト
ランジスタＱｌ、Ｑ２のソース・ドレイン間が保護ダイ
オードとして働き、書込み禁止用ヒユーズ２が静電気に
より破壊されるのを防止する。
ランジスタＱｌ、Ｑ２のソース・ドレイン間が保護ダイ
オードとして働き、書込み禁止用ヒユーズ２が静電気に
より破壊されるのを防止する。
また、書込み可否を設定するときや書込み禁止用ヒユー
ズ２を切断するときには、保護回路１の制御電極に所定
の電圧Ｖ、を与えて導通状態とすることにより、従来と
同様の方法で行うことができる。
ズ２を切断するときには、保護回路１の制御電極に所定
の電圧Ｖ、を与えて導通状態とすることにより、従来と
同様の方法で行うことができる。
以上説明したように本発明は、書込み可否設定端子と書
込み禁止用ヒユーズとの間にトランスミッションゲート
型の保護回路を設ける構成とすることにより、保護回路
のトランジスタのソース・ドレイン間が保護ダイオード
として働くので、製造工程、流通工程における静電気に
よる書込み禁止用ヒユーズの破壊を防止することができ
、ＲＯＭの書込み及び書込み禁止用ヒユーズの切断がユ
ーザー側でも可能となるので適用範囲を拡大することが
できる効果がある。
込み禁止用ヒユーズとの間にトランスミッションゲート
型の保護回路を設ける構成とすることにより、保護回路
のトランジスタのソース・ドレイン間が保護ダイオード
として働くので、製造工程、流通工程における静電気に
よる書込み禁止用ヒユーズの破壊を防止することができ
、ＲＯＭの書込み及び書込み禁止用ヒユーズの切断がユ
ーザー側でも可能となるので適用範囲を拡大することが
できる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
の半導体集積回路の一例を示す回路図、第３図は第２図
に示された半導体集積回路の主要部分の等価回路図、第
４図は第２図に示された半導体集積回路の書込み禁止用
ヒユーズの部分の平面図である。 １・・・保護回路、２・・・書込み禁止用ヒユーズ、３
・・・書込み可否設定回路、４・・・ゲート回路、５・
・・ＥＰＲＯＭ部、６・・・半導体チップ、７・・・絶
縁膜、８・・・金属配線、９・・・コンタクトホール、
１１．３１・・・インバータ、Ｑ ｌ” Ｑ ａ・・・
トランジスタ、Ｔ。 ・・・書込み可否設定端子。 兜 １ 図 嶌２図 第３図 第４図
の半導体集積回路の一例を示す回路図、第３図は第２図
に示された半導体集積回路の主要部分の等価回路図、第
４図は第２図に示された半導体集積回路の書込み禁止用
ヒユーズの部分の平面図である。 １・・・保護回路、２・・・書込み禁止用ヒユーズ、３
・・・書込み可否設定回路、４・・・ゲート回路、５・
・・ＥＰＲＯＭ部、６・・・半導体チップ、７・・・絶
縁膜、８・・・金属配線、９・・・コンタクトホール、
１１．３１・・・インバータ、Ｑ ｌ” Ｑ ａ・・・
トランジスタ、Ｔ。 ・・・書込み可否設定端子。 兜 １ 図 嶌２図 第３図 第４図
Claims (1)
- 書込み信号により所定のメモリセルにデータを書込む
ＲＯＭ部と、一端が書込み可否設定端子に接続され、前
記ＲＯＭ部への書込みが完了した後に再書込みを禁止す
るための多結晶シリコンの書込み禁止用ヒューズと、入
力端がこの書込み禁止用ヒューズの他端に接続され、前
記書込み可否設定端子に所定の電位を与えることにより
書込み可否信号を出力する書込み可否設定回路と、前記
書込み可否信号により前記書込み信号の伝達を制御する
ゲート回路とを有する半導体集積回路において、前記書
込み可否設定端子と前記書込み禁止用ヒューズとの間に
、トランスミッションゲート型の保護回路を設けたこと
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62137235A JPS63300529A (ja) | 1987-05-29 | 1987-05-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62137235A JPS63300529A (ja) | 1987-05-29 | 1987-05-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63300529A true JPS63300529A (ja) | 1988-12-07 |
Family
ID=15193937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62137235A Pending JPS63300529A (ja) | 1987-05-29 | 1987-05-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63300529A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0440331A3 (ja) * | 1990-01-29 | 1994-02-02 | Ibm | |
| JP2006073553A (ja) * | 2004-08-31 | 2006-03-16 | Nec Electronics Corp | ヒューズトリミング回路 |
| JP2007103903A (ja) * | 2005-10-06 | 2007-04-19 | Renei Kagi Kofun Yugenkoshi | プログラム可能な装置のための静電放電（ｅｓｄ）保護機器 |
-
1987
- 1987-05-29 JP JP62137235A patent/JPS63300529A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0440331A3 (ja) * | 1990-01-29 | 1994-02-02 | Ibm | |
| JP2006073553A (ja) * | 2004-08-31 | 2006-03-16 | Nec Electronics Corp | ヒューズトリミング回路 |
| JP2007103903A (ja) * | 2005-10-06 | 2007-04-19 | Renei Kagi Kofun Yugenkoshi | プログラム可能な装置のための静電放電（ｅｓｄ）保護機器 |
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