JPH02206100A

JPH02206100A - 半導体メモリ

Info

Publication number: JPH02206100A
Application number: JP1023829A
Authority: JP
Inventors: Shinichi Ikenaga; 伸一池永; Jun Eto; 潤衛藤; Shinji Horiguchi; 真志堀口; Masakazu Aoki; 正和青木; Kiyoo Ito; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-02-03
Filing date: 1989-02-03
Publication date: 1990-08-15
Anticipated expiration: 2013-10-15
Also published as: JP2810079B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体メモリのテストに係り、特にテスト方
法の自由度を増し、テスト時間を短縮するテスト回路方
式に関する。

〔従来の技術〕

第２図は、昭和６２年電子情報通信学会、Ｐ１−１６６
．１１月で述べられているＤＲＡＭアレーのテスト回路
の構成図である。この図では説明を簡単にするため、読
出した信号を増重するセンスアンプ、プリチャージ回路
及びＸ、Ｙデコーダ等の周辺回路は省略し、データ線２
対分のメモリセルアレー及びテスト回路のみを示してい
る。テスト回路は、データの書込み制御線２０．＠込み
用トランジスタＴｌ、Ｔ２．Ｔ５．Ｔ６、書込み線２１
Ａ、Ｂ、データの比較用トランジスタＴ３゜Ｔ４．Ｔ７
．Ｔ８、検出回路用トランジスタＴ９゜ＴＩＯ、プリチ
ャージ回路２２、出力バッファ２４によって構成されて
いる。

この回路の動作を簡単に説明する。通常の書込み、読み
出し動作は、従来のＤＲＡＭと同様にデータ入出力線（
図示せず）を介して行う。

テストモードでのメモリセルへのテストデータ書込みは
、書込み制御線２０をハイ（）Ｉｉｇｈ）にして、トラ
ンジスタＴＩ、Ｔ２．Ｔ５．Ｔ６をオン（ＯＮ）にする
。その後、例えばワード線ＷＯを選択すると、書込み線
２１Ｂ上のデータがＷｏにつながる全セルに書込まれる
。ワード線Ｗ１を選択した場合、それにつながる全セル
に書込み線２１Ａ上のデータが書込まれる。

読出しは、書込み制御線２０をロー（Ｌｏｗ）にして、
書込み用トランジスタＴｉ、Ｔ２．Ｔ５゜Ｔ６をＯＦＦ
にしておく。次にワード線の１本を選択する。ここでワ
ード線ＷＯにつながるセルにＨｉｇｈ信号が書込まれて
いるとする。ＷＯを選択するとデータ線Ｔ−）ｏｙＤｚ
上に微小な）ｌｉＨｈ信号が読出される。これをセンス
アンプ（図示せず）で増幅するとデータ線Ｄｏ、Ｄｚ上
の電圧はＨｉｇｈレベル、Ｄｏ、Ｄｚ上の電圧レベルは
ＬＯυレベルとなる。これにより、トランジスタＴ３．
Ｔ７はＯＮ、Ｔ４゜Ｔ８はＯＦＦとなり、書込み線２１
Ｂと検出回路がトランジスタＴ３．’Ｉ’７を介してつ
ながる。ここで、書込んだデータと逆のデータを書込み
線２１Ｂに印加しておくと（この場合、２１ＢがＬｏｗ
、２１ＡがＨｉｇｈである）、検出回路へはすべてＬｏ
ｗレベルの電圧が出力され、検出用１〜ランジスタＴ９
．ＴＩＯはＯＦＦとなる。このため、あらかじめプリチ
ャージされていた配線２３はその電圧レベルを保ち、検
出結果としてＬｏｗ　レベルの電圧を端子２５に出力す
る。

ところで、一つでも不良ビットがあると、検出結果とし
てＨｉｇｈレベルの電圧を出力する。例えば、データ線
Ｄｏ上の信号がＬｏｗとなっていると、センスアンプで
増幅後Ｔ４がＯＮとなり、書込み線２１ＡのＨｉｇｈレ
ベルを検出回路へ出力する。したがってＴ９がＯＮとな
り、配線２３の電圧レベルをＯｖへ引下げる。その結果
、検出回路の出力は、）１ｉｇｈレベルとにる。この方
法では、ワード線につながる全セルを同時にワード線単
位で一括テストでき、テスト時間を短縮できる。

〔発明が解決しようとする課題〕

上記テスト方法では、ワード線につながるすべてのセル
に同じデータしか書込むことができず、隣接するデータ
線につながるセルに異なるデータは書込めない。従って
、任意のデータパターンを使う必要があるメモリセル間
干渉等の複雑なテストはできない。

本発明の目的は、任意のデータパターンでメモリをテス
トでき、しかもテスト時間を短縮できるテスト回路、方
法を提供することにある。

〔課題を解決するための手段〕

上記目的は、デス１〜動作時、１本のワード線の選択に
よって、メモリセル信号が読出されるデータ線群を複数
のブロックに分け、各ブロック単位でデータ線を選択す
る手段、各データ線に設けたメモリセル信号検知手段、
検知手段からの複数の出力を比較し、正禁動作、誤動作
を判定する回路を同一チップ上に設けることにより達成
される。

〔作用〕

テスト時、ブロック単位でデータ線を選択する手段によ
り、隣接するデータ線につながるメモリセル間での干渉
などの複雑なテストパターンでテストできる。また、１
本のワード線で選択した多数のメモリセルのうちいくつ
かを同時にテス１−するのでテストに要する時間を短縮
できる。したがって効率のよいテスト法とより高いテス
ト機能を持った半導体メモリを実現できる。

〔実施例〕

以下本発明を実施例により具体的に説明する。

第１図は本発明のメモリ回路の一実施例である。

第１図でＭＡはメモリアレーで、メモリセルＭ　ＣＡ　
ｏ　、　Ｍ　ＣＡ　１〜Ｍ　ＣＤ　ｏ　、　Ｍ　ＣＤ　
１、データ線Ｄ　Ａ　ｏ　、　Ｄ　Ａ　１〜Ｄ　Ｄ　ｏ
　、　Ｄ　Ｄ　ｔ、ワード線Ｗｏ等で構成している。こ
こでは説明を簡単にするためメモリセル信号を増幅する
センスアンプやデータ線のプリチャージ回路は省略して
いる。ＸＤはＸデコーダで複数のワード線のうちの１本
を選択する。

ＹＤはＹデコーダで複数のデータ線対のうちの１対を選
択する。Ｙ’Ａｏ、　Ｙ　Ｂｏ、　Ｙ　Ｃｏ、　Ｙ　Ｄ
ｏはＹデコータの出力線である。■○はメモリセルへの
信号の書き込み、読み出しを行うデータ入出力線である
。ＯＴＪ　Ａはデータ出力アンプ、ＤＩＢはデータ人力
バッファである。

テスト回路は、データ線上の信号を検知する検知回路Ｔ
　ＣＡ　ｏ　、　Ｔ　ＣＢ　ｏ　、　’Ｉ’　ＣＣｏ　
、　Ｔ　ＣＤ　ｏ、テストデータ出力線Ｔ　Ｉ　Ｏ１論
理ゲートＴＬから成る。

この回路での通常の書き込み、読み出し動作は次のよう
に行う。Ｘデコーダによりワード線の１本を選択する。

ここではＷｏが選択されたとする。

これにより、このワード線につながる全メモリセルの信
号が各データ線に読み出される。この信号はセンスアン
プによって増幅される（センスアンプは図示せず）。こ
の後、Ｘデコーダにより１対のデータ線が選択される。

ここではＤ　Ａ　ｏが選択されたとする。これによりス
イッチＹＳＡｏが閉じ、メモリセル信号はデータ入出力
線に読み出される。この時、スイッチＳ　Ａｏ、　Ｓ　
Ｂｏ、　Ｓ　Ｃｏ。

ＳＤｏは信号φｉｏによりあらかじめ閉じておく。

データ入出力線に読み出されたメモリセル信号はスイッ
チＳｒを介して、データ出力アンプに入力される。この
信号はデータ出力アンプで増幅され、出力データＤｏと
なり、チップ外へ出力される。

書き込み動作では、メモリセルへの書き込み信号はＸデ
コーダによりデータ線が選択されると、データ人カバツ
ファ、スイッチＳＷ、データ人出力線、データ線を介し
てメモリセルへ書き込まれる。

このメモリでのテスト動作は次のように行う。

１本のワード線によって選択されるメモリセルにつなが
る多数のデータ線を複数のブロックに分はサブアレーと
する。ここではサブアレーはＡＡ。

ＡＢ、ＡＣ，ＡＤの４つとする。また、Ｘデコーダもこ
れに対応するようにｙ　ｏ　Ａ　、　Ｙ　Ｄ　Ｂ　、　
Ｙ　Ｉ）　Ｃ。

ＹＤＤの４つのサブＸデコーダに分ける。テストモード
になると、読み出し動作と同様にして［本のワード線が
選択される。ここではＷｏが選択されたとする。これに
よりこのワード線Ｗｏにつながるメモリセルの信号がデ
ータ線に読み出される。

この信号はセンスアンプによって増幅される。

次に４つのサブＸデコーダが各々対応するサブアレーの
１つのデータ線を選択する。すなわち、サブＸデコーダ
Ｔ　Ｄ　ＡはサブアレーＡＡのデータ線ＤＡｏ、サブデ
コーダＹＤＢはサブアレーＡＢのデータ線ＤＢｏ＋サブ
デコーダＹＤＣはサブアレーＡＣのデータ線ＤＣｏ、サ
ブデコーダＹＤＤはサブアレーＡＤのデータ線Ｄ　Ｄ　
ｏを選択する。

この時、メモリセルへの書き込み信号がデータ人力バッ
ファに取り込まれる。この信号はスイッチＳｗ、データ
入出力線ＩＯ、スイッチＳＡｏ。

Ｓ　Ｂｏ、　Ｓ　Ｃｏ、　Ｓ　Ｄｏ　、データ線Ｄ　Ａ
　ｏ　ｔ　Ｄ　Ｂ　ｏ　ｐＤ　Ｃｏ　、　Ｄ　Ｄ　ｏを
介してメモリセルＭ　ＣＡ　ｏ　、　Ｍ　ＣＢ　ｏ　Ｈ
ＭＣＣｏ、ＭＣＤｏに書き込まれる。

次に別のワード線を選択し、上記と同様の動作によりメ
モリセルに信号を書き込む。

この動作をくりかえして各サブアレーの１本のデータ線
につながる全メモリセルに信号を書き込む。各サブアレ
ーの１本のデータ線につながる全メモリセルへの書き込
みが終了すると、各サブアレー毎に別のデータ線を選択
し、上記と同様の動作を行なう。この動作をくりかえし
て各サブアレーの全メモリセルに信号を書き込む。

次にＸデコーダにより１本のワード線を選択する。ここ
ではＷｏを選択するとする。これによりこのワード線に
つながるメモリセル信号がデータ線に読み出される。こ
の信号はセンスアンプにより増幅される。次に書き込み
動作と同様に、４つのサブＸデコーダが各々対応するサ
ブアレーの１つのデータ線を選択する。ここではデータ
線Ｄ　Ａ　ｏ　、　Ｄ　Ｂ　ｏ　、　Ｄ　Ｃｏ　、　Ｄ
　Ｄ　ｏを選択する。この時スイッチＳ　Ａｏ、　Ｓ　
Ｂｏ、　Ｓ　Ｃｏ、　Ｓ　Ｄｏは信号φｉｏにより開放
となっている。データ線Ｄ　Ａ　ｏ　。

Ｄ　Ｂｏ、　Ｄ　Ｃｏ、　Ｄ　Ｄｏ上のメモリセル信号
は各々検知回路Ｔ　ＣＡ　ｏ　、　Ｔ　ＣＢ　ｏ　、　
Ｔ　ＣＣｏ　、　Ｔ　ＣＤ　ｏに入力される。

この検知回路で処理したデータはテストデータ出力線Ｔ
ＬＯを介して論理ゲート１゛Ｌに入力される。論理ゲー
トでは上記データによりメモリが正常動作しているか否
かの信号を作り、チップ外へ出力する。これによりメモ
リセルＭ　ＣＡ　ｏ　ｖ　ＭＣＢｏ　＋（ｌＯ）Ｍ　ＣＣｏ　、　Ｍ　ＣＤ　ｏのテストが同時に行なわ
れる。

次に別のワード線を選択し、上記と同様の動作を行ない
、別の４個のメモリセルのテストを行なう。書き込みの
場合と同様にメモリセルを選択して、各サブアレーの全
メモリセルのテストを行う。

以上述べたように本実施例によると１本のワード線で選
択されたメモリセルの内の複数のメモリセルを同時にテ
ストできる。したがってテスト時間を短縮することがで
きる。さらにメモリアレーを複数のサブアレーに分け、
とびとびのデータ線を選択するので隣接するデータ線に
つながるメモリセルには任意のデータを書き込むことが
できる。

したがって、複雑なテストパターンでのテストが可能と
なり、メモリの不良の発見が容易となる。

これによりメモリの製造コストを安くできる。

なお、本実施例では一度全メモリセルにテスト用のデー
タを書き込んだ後、順次メモリセルからデータを読み出
してテストを行なったが、書き込みと読み出しが交互に
くりかえすようなテストも可能である。

第３図は本発明の実施例の具体例であり、第１図に示し
た２ブロックＡＡ、ＡＢの１ワード線と１データ線対及
びテスト回路を示している。ただし、読出した信号を増
幅するセンスアンプ、データ線のプリチャージ回路は省
略している。

第３図において、ＤＡＯ，ＤＡＯ，ＤＢＯ。

ＤＢＯはデータ線、ＭＣＡＯ，ＭＣＢＯはメモリセル、
ＹＳＡＯ，ＹＡＢＯはデータ線とデータ入出力線をつな
ぐスイッチ、工０はデータ人出力線。

ＯＰＡは出力アンプ、Ｓｒは通常動作モードでデータ入
出力線と出力アンプをつなぐスイッチ、ＤＩＲはデータ
人力バッファ、ＳＷはデータ入力バッファとデータ人出
力線をつなぐスイッチ、φｉｏはデータ人呂力制御線、
ＳＡＯ，ＳＡＯ。

ＳＢＯ，ＳＢＯはスイッチトランジスタである。

ＸＤはＸデコーダ、Ｗｏはワード線、ＹＤはＸデコーダ
、ＹＡＯ，ＹＢＯはその出力線である。テスト回路は、
トランジスタＴＡＩ、ＴＡ２．ＴＢＩ。

ＴＢ２、スイッチＴＳＷ、テストデータ出力線ＴＩＯ，
プリチャージ用トランジスタＴＰ、論理ゲート１゛Ｌか
ら成る。

この回路の動作は次のように行う。

通常の読出し動作は、Ｘデコーダにより１本のワード線
を選択し、データ線上にメモリセルの信号を読出す。読
出された信号をセンスアンプで増幅し、次にＸデコーダ
により１対のデータ線を選択する。ここでは、Ｘデコー
ダの出力線ＹＡＯがＨｉｇｈレベルとなり、ＤＡＯ，Ｄ
ＡＯが選択されたとする。ここであらかじめ、スイッチ
用トランジスタＳＡＯ，ＳＡＯをφｉｎによりＯＮにし
ておき、またＳｒをＯＮにしておく。これにより増幅さ
れた信号はデータ人出力線ＩＯに読出され、出力アンプ
ＯＰＡによりさらに増幅されてチップ外に出力される。

書込み動作は、これとは逆に、Ｘデコーダによりデータ
線が選択された後、データ人力バッファからスイッチＳ
Ｗ、データ人出力線工０、トランジスタＳＡＯ，ＳＡＯ
、スイッチＹＳＡＯ、データ線ＤＡＯ，ＤＡＯを介して
、メモリセルにデータが書込まれる。

テストモードにはいると、φにをＬｏｗレベルとして出
力アンプＯＰＡ入呂力線から切り離す。メモリセルへの
テストデータの書込みは、まずＸデコーダの出力線ＹＡ
Ｏ，ＹＢＯを同時にＨｉｇｈレベルとして、ブロックＡ
ＡのＤＡＯ，ＤＡＯ、ブロックＡＢのＤＢＯ，ＤＢＯを
同時に選択する。スイッチＳｗをＯＮ、スイッチ用のト
ランジスタＳＡＯ，ＳＡＯ，ＳＢＯ，ＳＢＯをＯＮにす
ると、データ入力バッファから出力されたテストデータ
がデータ入出力線、スイッチトランジスタＳＡＯ。

ＳＢＯ、スイッチＹＳＡＯ，ＹＳＢＯを介して、データ
線゛ＤＡＯ，ＤＢＯに現われる。ここで、Ｘデコーダに
よりワード線Ｗｏを選択すると、メモリセルＭ　ＣＡ　
ｏ　、　Ｍ　ＣＢ　ｏに同時に同じデータが書込まれる
。

次に、別のワード線を選択し、上記と同様の動作により
メモリセルに信号を書込む。この動作をくり返して各サ
ブメモリセルに信号を書込む。さらに、各サブアレーの
別のデータ線を選択し、上記と同様の動作により各サブ
アレーの全メモリセルに信号を書込む。

読出しは、通常の動作同様にＸデコーダにより１本のワ
ード線Ｗｏを選択し、データ線上に信号を読出す。読出
された信号は、センスアンプによって増幅される。この
時、テストデータ出力線ＴＩＯは、Ｈｉｇｈレベルにプ
リチャージされている。

次に、ＸデコーダによりＹＡＯ，ＹＢＯを同じタイミン
グでＩ（ｉｇｈレベルにして、−度に２対のデータ線Ｄ
Ａｏ、ＤＡｏ、ＤＢｏ、ＤＢｏを選択する。

この時、φｉｏはＬｏｗでスイッチングＩ−ランジスタ
ＳＡＯ，ＳＡＯ，ＳＢＯ，ＳＢＯをＯＦ　Ｆにし、デー
タ線とデータ入出力線ＩＯは切り離されている。また、
φＴ　Ｈｉｇｈによりトランジスタ’ｒｓｗはＯＮとな
る。このとき、ＤＡＯ及びＤＢＯがＨｉｇｈレベル、Ｄ
ＡＯ，Ｄ’ＢＯがＬｏνレベルであると、１−ランジス
タＴＡ１．’ｒＢ１がＯＮ、Ｔａ２゜ＴＢ２がＯＦＦと
なる。このため、トランジスタ’１’Ａ１．’Ｉ″Ｂ１
につながっているテストデータ出力線は１−ランジスタ
’Ｉ’　Ｓ　Ｗを介してＯｖへ引下げられ、Ｔａ２．Ｔ
Ｂ２につながっているテストデ（Ｉ５） −タ出力線はプリチャージレベルを保つ。従って、論理
ゲートを通した検出結果はＬｏｗレベルとなる。

ところでメモリセルＭ　ＣＡ　ｏが不良ビットであり、
Ｄ　Ａ　ｏ　がＬｏｗ　レベル、ＤＡＯがＨｉｇｈレベ
ルとなると、トランジスタＴＡＩがＯＦＦ、Ｔａ２がＯ
Ｎとなるため、Ｔａ２につながっているテストデータ出
力線もＯｖに引下げられる。このとき検出結果はＨｉｇ
ｈレベルの電圧となり、不良ビットを検出できる。

このように、複数のサブアレー内のメモリセルを同時に
テストできるので、１／サブアレーの数にテスト時間を
短縮できる。さらに、とびとびのデータ線を選択するの
で隣接するデータ線につながるメモリセルに任意のデー
タを書込むことができ、複雑なテストパターンのテスト
が可能となる。

第４図は、本発明の別の実施例を示している。

第４図において、Ｍ　Ａ　ｏ　”　Ｍ　Ａ　ａは第１図
で示したようなメモリアレー及びテスト回路を含むブロ
ックである。ＴＬＤは各ブロックのテスト回路の出力結
果をまとめ、１つのテスト結果を得るための論理ゲート
である。この例では、Ｘデコーダは、４つのＸ　Ｄ　ｏ
　”　Ｘ　Ｄ　ｓから成り、Ｘデコーダは、４つのＹＤ
Ａ、ＹＤＢ、ＹＤＣ，ＹＤＤから成る。

この回路のテストモードでの動作は、４つのＸデコーダ
が各々同時に１本のワード線を選択する。

４つのＸデコーダも各々同時に１つのデータ線を選択す
る。これにより、Ｍ　Ａ　ｏ　−Ｍ　Ａ　ａのブロック
を同時にテストして、これを論理ゲートＴＬＤにより１
つのテスト結果とする。これにより、テスト時間をさら
に短縮できる。

第５図は、メモリセル信号をトランジスタのゲートで受
けて、データ入出力線に読出す方式のメモリに本発明を
実施した例を示している。

本実施例は、データ線とデータ入出力線をつなぐ回路が
第３図の実施例と異なる。第５図で、ＹＳＡＯ，ＹＳＢ
Ｏは、Ｘデコーダの出力信号でコントロールされ、デー
タ線を選択するスイッチである。トランジスタＴＡ１．
ＴＡ２．ＴＢＩ。

Ｔ、Ｂ　２はメモリセル読出し信号を検出する回路を構
成している。トランジスタＳＡＯ，ＳＡＯ。

ＳＢＯ，ＳＢＯはメモリセルへの信号の書込みを制御す
る回路を構成している。

この回路の読出し動作は次のように行う。ワード線を選
択し、データ線にメモリセル信号を読出す。この信号を
センスアンプで増幅する。この時、メモリセル信号はｊ
−ランジスタＴＡ１．’Ｉ”Ａ２゜ＴＢＩ、ＴＢ２に伝
わる。このときトランジスタＳＡＯ，ＳＡＯはオフとな
っている。次に、Ｘデコーダにより１対のデータ線ＤＡ
Ｏ，ＤＡＯを選択するとする。この時、ＤＡＯにＨｉｇ
ｈ、Ｄ　Ａ　ＯにＬｏｗ信号が読出されたとすると、ト
ランジスタＴＡＩによりデータ入出力線の一方の電圧は
Ｌｏｗレベルに、Ｔａ２によりもう一方はＨｉｇｈレベ
ルにされる。この信号は出力アンプで増幅されデータ出
力となる。

書込み動作ではトランジスタＳＡＯ，ＳＡＯをオンとす
る。データ線がＸデコーダにより選択されると、データ
入力バッファからデータ入出力線。

スイッチＹＳＡＯ，トランジＸ夕ｓＡｏ、ＳＡＯ。

データ線ＤＡＯ，ＤＡＯを介してメモリセルに信号が書
込まれる。

このようなメモリセルでは、第３図で示したようなデー
タ線上のメモリセル信号の検知回路は不要となる。すな
わち、通常の読出し動作で使うトランジスタＴＡＩ、’
Ｉ”Ａ２．ＴＢＩ、　■’Ｂ２を検知回路として使うこ
とができる。したがって、本実施例ではデータ入出力線
ＩＯにプリチャージトランジスタ’Ｉ’　Ｐ、論理ゲー
トＴＬを接続している。

テスト動作は次のように行う。テスト動作ではＳＷＩが
オフとなる。また、信号φＷによりトランジスタＳＡＯ
，ＳＡＯ，ＳＢＯ，ＳＢＯがオンとなる。１Ｉｌｔ動作
と同様にメモリセル信号がセンスアンプ増幅される。こ
の後、Ｘデコーダにより各サブアレーのデータ線が選択
される。次に、メモリセルにテスト用データを書込む。

この動作をくり返して各サブアレーの全セルにテスト用
データを書込む。

次に通常動作と同様にしてメモリセル信号を読出しセン
スアンプで増幅する。この時、トランジスタＳＡＯ，Ｓ
ＡＯ，ＳＢＯ，ＳＩ：ｌＯはオフとなる。その後各サブ
アレーのデータ線を選択し、データ線上の信号をデータ
入出力線に読出す。この時、データ入出力線はあらかじ
めプリチャージされている。各メモリセルから正しいデ
ータが読出されれば、対となるデータ入出力線は一方が
Ｈｉｇｈ。

片方がＬｏｗとなる。もし、１ビツトでも誤動作すれば
、両方のデータ入出力線がＬｏｗとなる。この結果が論
理ゲートに入力され、テスト結果として出力される。

このように本実施例によってもテスト時間を短縮でき、
しかも複雑なデス１−パターンも使うことができる。ま
た、本実施例によるとデータ入出力線をテスト回路でも
使うことができるのでチップ寸法を小さくできる。

第６図は、本発明の別の実施例を示している。

本実施例はデータ入出力線を書き込み用と読み出し用の
２つ設けている点が第５図に示す実施例と異なる。第６
図において、テスト回路はプリチヤージ用トランジスタ
ＴＰ、論理ゲートＴＬから成る。Ｙデコーダの出力線は
、書込み用ＹＷＡＯ。

ＹＷＢＯ１読出し用ＹＲＡＯ，ＹＲＢＯに分けられてい
る。

通常の回路動作は、基本的に第５図で説明した動作と同
様である。ただし、データの書込みは、書込み線ＷＩＯ
からスイッチＳＡＯ，ＳＡＯ。

ＳＢＯ，ＳＢＯ、データ線ＤＡＯ，ＤＡＯ。

ＤＢＯ，ＤＢＯを介して行う。読出しは、センスアンプ
によって増幅された信号をトランジスタＴＡＩ、ＴＡ２
．’Ｉ”ＢＩ、ＴＢ２のゲートで受け、スイッチＹＳＡ
Ｏ，ＹＳＢＯを介して、読み出し線ＲＩＯに読み出す。

この信号は出力アンプＯＰＡで増幅し外部に出力する。

テストモードでは、各サブアレーで各々１対のデータ線
を選択し、書き込み線を介してデータをメモリセルに書
込む読出しは、書き込みと同様に各サブアレーで１対の
データ線を選択し、メモリセル信号を読み出し線に読み
出す。この後の動作は第５図で述べた方法と同様である
。

このように入出力線が分かれていると簡単な検出回路を
同一チップ上に設けるだけで、テストが可能となる。検
出回路は至って簡単なため、これを同一チップに設ける
ことによるチップ面積の増加はない。

第７図は本発明の別の実施例を示している。

図中ＭＡＬ、ＭＡＲはメモＩＪ　７　Ｌ／−１ＤＡＯＬ
。

ＤＢＯＬ、ＤＣＯＬ、ＤＤＯＬ、Ｉ）ＡＯＲ，１）ＢＯ
Ｒ。

ＤＣＯＲ，ＤＤＯＲはデータ線、ＴＤＡＯ，ＴＤＢＯ。

’Ｉ”ＤＣＯ，ＴＤＤＯは検出用比較回路、ＴＬは検出
用論理ゲートである。なお、信号を増幅するためのセン
スアンプ、データ線のプリチャージ回路、及びワード線
、Ｘデコーダは簡単のために省いている。

この回路の通常の書き込み、読み出し動作は、第１図で
説明した動作と同様である。本実施例では、テストモー
ド時に、左右のメモリアレーを同時に選択し、左右のア
レーのデータ線上のメモリセル信号を比較してテストを
行う。第１図、第３図、第５図、第６図に示したテスト
方法に本実施例を適用すると、さらにテスト時間が短縮
できる。

〔発明の効果〕

以上説明した如く本発明によれば、１本のワード線の選
択によってメモリセル信号が読み出されるデータ線をサ
ブアレーに分割し、サブアレー単位でアクセスできるよ
うにしサブアレー内では各セルに任意のデータを書込め
るようにすることによって、複雑なテストが短時間で可
能となり、メモリの不良を容易にテストできる半導体メ
モリを実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を説明するためのｒ）ＲＡＭ
アレー構成図、第２図は従来より報告されている簡単な
テスト機能を持ったＤＩ（ＡＭアレーの構成図、第３図
、第４図は本発明の実施例のアレー祷成及びテスト回路
図、第５図はテスト用の配線を付加せずにテスト可能と
した実施例のアレー構成図、第６図はデータの書込み用
と読出し用に入出力線がわかれている実施例のＤＲＡＭ
にテスト回路のみを付加したアレー構成図、第７図は本
発明のさらに他の実施例のアレー構成図である。Ｍ　Ａ−・・メモリアレー、Ｍ　ＣＡ　ｏ　、　Ｍ　Ｃ
Ａ　ｘ　〜ＭＣＤｏ　。Ｍ　ＣＤ　ｓ　・＝メモリセル、Ｄ　Ａ　ｏ　、　Ｄ　
Ａ　１〜Ｄ　Ｄ　ｏ　。ＤＤ工、・・・データ線、Ｗｏ・・・ワード線、ＸＤ・
・・Ｘデコーダ、ＹＤ・・・Ｙデコーダ、○Ｐ　Ａ・・
・データ出力バッファ、Ｉ　Ｏ−・・入出力線、Ｔ’　
ＣＡ　ｏ　、　’Ｉ″ＣＢ　ｏ　。ＴＣＣｏ、ＴＣＤｏ・・・検知回路、ＴＩＯ・・・テス
トデータ入出力線、ＴＬ・・・論理ゲート、ＡＡ、ＡＢ
。ＡＣ，ＡＤ・・・サブアレー

Claims

【特許請求の範囲】１、平行に配置された複数のフード線群と該ワード線に
垂直な方向に平行に配置された複数のデータ線群、該ワ
ード線と該データ線の各交点にメモリセルが配置された
半導体メモリにおいて、各データ線毎に設けたメモリセ
ル信号の検知回路、該複数の検知回路の出力を比較する
比較回路を有し、該ワード線の選択によつて現われるデ
ータ線上のメモリセル信号を該検知回路で検知し、複数
の検知回路の出力信号を比較することを特徴とする半導
体メモリ。２、該比較回路で比較する信号は、１本のワード線の選
択によつてメモリセル信号が読み出されるデータ線群を
複数のブロックに分け、各ブロック毎に選択されるデー
タ線に現われたメモリセル信号を検知回路で検知した信
号であることを特徴とする特許請求の範囲第１項記載の
半導体メモリ。