JPS63255899A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、メモリセル群を有しそのメモリセル群に対し
てデータの読出し及び書込みを行う半導体メモリ装置、
特にメモリセルアレイからデータを複数ビット同時に読
出してそのメモリセルアレイ中のメモリセルの良否判定
を行う並列機能テスト機能を有する半導体メモリ装置に
関するものである。

（従来の技術） 読み書き可能な半導体メモリ装置としては、スタティッ
ク型ランダム・アクセス・メモリ〈以下、スタティック
ＲＡＭという）や、ダイナミック型ランダム・アクセス
・メモリ（以下、ダイナミックＲＡＭという）等がある
。このような半導体メモリ装置は、多数のメモリセルを
有するメモリセル群、アドレス信号を解読してメモリセ
ルを選択するデコーダ、メモリセル群に接続され複数本
のデータ線を有するデータバス、このデータバスに接続
されメモリセル群に対するデータの入力と出力を行う入
出力回路、及び装置全体を制御するための制御信号伝送
用の複数本の制御信号線等で構成されている。

そしてこの種の半導体メモリ装置では、メモリセルの良
否判定という機能テストを行う場合、デコーダによりメ
モリセル群中のメモリセルを１ビツトずつ顆次選択し、
その各ビットの記憶データをデータバス及び入出力回路
を通して順次続出し、各メモリセルの良否判定を行って
いた。

ところが、このような機能テストでは、メモリセル群の
大容量化に伴い、テスト時間が非常に長くなる。そこで
、テスト時間の短縮化を図るために、種々の提案がなさ
れている。

従来、この種の半導体メモリ装置としては、例えば特開
昭６１−５９７００号公報に記載されるものがあった。

この半導体メモリ装置では、制御信号により動作が制御
される検出回路をデータバスに接続し、機能テストのた
めに予め同一データを各メモリセルに書込んでおき、そ
の検出回路により複数ビット同時に読出されたデータの
論理値がすべて同一が否かを検出して各メモリセルの良
否判定を行うようにしている。このような並列機能テス
トを行うことにより、テスト時間を大幅に短縮すること
が可能となる。

（発明が解決しようとする問題点） しかしながら、上記構成の半導体メモリ装置では、次の
ような問題点があった。

メモリセル群が大容量化すると、それらを駆動させるた
めの消費電力が増大するため、その消費電力の低減を図
るためにメモリセル群を複数のメモリセルブロックに分
割し、その各メモリルブロックをランダムに選択して動
作させる分割駆動方式が採用されている。また、メモリ
セル群の大容量化に件なってチップサイズも大きくなる
が、それらを一定の大きさのケースへ実装するなめには
チップサイズをより小形にする必要がある。分割駆動方
式を採用し、かつチップサイズを小形にするための一つ
の方法として、配線領域、特に多くのデータ線を有する
データバスの形成頭載をより小さくする提案がなされて
いる。この方法では、データバスを構成する多数のデー
タ線を複数のメモリセルブロックの端部に沿ってほぼ平
行に配設することにより、配線領域を小さくしている。

ところが、メモリセルサイズが２５６にビット、１８ビ
ツト、４Ｈビツトと次第に大容量になるにつけ、各デー
タ線間のピッチを狭くする必要があるばかりか、メモリ
セルブロックの個数の増大に伴なってデータバスの配線
長も長くなる。例えば、メガビット級の半導体メモリ装
置では、データバスがウェハプロセスで許容できる最小
の幅と間隔で１０ｍｍ程度の長さにまで配線されるよう
になった。

このようにデータバスの長さが長くなると、メタルで形
成された各データ線間におけるメタル残滓の統計的な発
生確率が大きくなり、隣接するデータが互いに短絡する
確率が大きくなる。

メタル残滓の存在によって各データ線が短絡すると、短
絡したデータ線同志が同一の論理値を持つようになる。

すると、上記文献のように、データバスの論理値の一致
をもって正常機能と判定し、不一致をもって異常機能と
判定するような検出回路を具備する装置のウェハあるい
はケースへ実装した状態での並列機能テストにおいて、
異常機能を正常機能として誤判定してしまうという問題
点があった。

本発明は前記従来技術が持って問題点として、メモリの
大容量化に伴なう消費電力の増大とチップサイズの増大
を抑えようとすると、各データ線間のピッチが狭くなる
と共にデータバスの長さが長くなり、それによりデータ
線間に短絡が生じて並列機能テストの信頼性が低下する
という点について解決した半導体メモリ装置を提供する
ものである。

〈問題点を解決するための手段） 本発明は前記問題点を解決するなめに、データを格納す
る複数個のメモリセルを有するメモリセル群と、このメ
モリセル群に接続されほぼ平行に配設された複数本のデ
ータ線を有するデータバスと、このデータバスに接続さ
れ前記メモリセルに対する機能テスト時に該データバス
を通して前記メモリセルから同時に読出された複数のデ
ータの論理値の一致状態を検出する検出回路と、前記メ
モリセル群に対するデータの書込み及び読出しを制御す
るための制御信号を伝送する複数本の制御信号線とを備
えた半導体メモリ装置において、前記複数本のデータ線
の間にそれらのデータ線と隣接させて前記制御信号線を
配置したものである。

（作用） 本発明によれば、以上のように半導体メモリ装置を構成
したので、各データ線間に制御信号線を配置することに
より、それらのデータ線と制御信号線とがメタル残滓等
によって短絡している場合、データ線上の信号と制御信
号線上の信号とが相互に影響を及ぼし、それによって同
一の論理値を有するような複数ビットを同時に読出すと
きの各データ線の論理値は互いに一致しなくなる。その
ため、その論理値の一致をもって正常機能と判定する検
出回路は異常機能として判定する。これにより、誤判定
が防止され、並列機能テストにおける信頼性の向上が図
れる。従って前記問題点を除去できるのである。

（実施例） 第１図は本発明の実施例を示す半導体メモリ装置の構成
ブロック図である。

この半導体メモリ装置は、メモリセル群分割駆動方式の
読み書き可能なメモリ装置であり、分割された複数個の
メモリセルブロック１−１〜１−４と、その各メモリセ
ルブロック１−１〜１−４に接続されたデータバス２０
と、クロック信号φ及び書込み読出し信号Ｓｉを入力し
てこのメモリ装置の動作を制御するための各種の制御信
号８１〜Ｓ７を生成する制御信号発生回路２１とを備え
、その制御信号発生回路２１の出力側に、制御信号８１
〜Ｓ７を伝送するための複数本の制御信号線２２−１〜
２２−７が接続されている。データバス２０は複数本の
データ線２０−１〜２０−４からなり、その各データ線
２０−１〜２０−４が複数個のメモリセルブロック１−
１〜１−４の端部に沿って互いに隣接してほぼ平行に延
設され、さらにその各データ線２０−１〜２０−４間に
それらと隣接して制御信号線２２−１〜２２−７の全部
または一部が配設されている。

各メモリセルブロック１−１〜１−４内には、データ格
納用の多数のメモリセルがマトリクス状に配列されたメ
モリセルアレイ１０が設けられ、そのメモリセルアレイ
１０に行データ１１、列デコーダ１２、及び複数個の前
置増幅器１３−１〜１３−４が接続され、さらにその各
前置増幅器１３−１〜１３−４に複数個の主増幅器１４
−１〜１４−４、及び読出し書込み制御回路１５−１〜
１５−４が接続されている。行デコーダ１１は複数のア
ドレス信号ＡＤを解読してメモリセルアレイ１０中の行
のメモリセルを選択する回路、列デコーダ１２は複数の
アドレス信号ＡＤを解読してメモリセルアレイ１０中の
列メモリセルを選択する回路である。前置増幅器１３−
１〜１３−４は選択された複数のメモリセルの読出しデ
ータをそれぞれ増幅する回路、主増幅器１４−１〜１４
−５は前置増幅器１３−１〜１３−４で増幅された読出
しデータを高レベルが電源電位近傍に低レベルが接地電
位近傍にまで増幅する回路である。また読出し書込み制
御回路１５−１〜１５−４は、制御信号Ｓ１に基づき、
データ読出し時に主増幅器１４−１〜１４−５の出力を
データバス２０側へ出力し、データ書込み時にはデータ
バス２０上の信号を主増幅器１４−１〜１４−５及び前
置増幅器１３−１〜１３−４を通してメモリセルアレイ
１０側へ伝送する回路である。

さらにこの半導体メモリ装置には、制御信号Ｓ２に基づ
き所定のタイミングで複数のアドレス信号ＡＤを入力す
るためのアドレスバッファ２３が設げられ、そのアドレ
スバッファ２３の出力側が各メモリセルブロック１−１
〜１−４内の行デコーダ１１及び列デコーダ１２にそれ
ぞれ接続されていると共に、マルチプレクサ２５の入力
側に接続され、さらにそのマルチプレクサ２５の他の入
力側がデータバス２０に接続されている。データバス２
０には検出回路２６の入力側が接続され、その検出回路
２６の出力側とマルチプレクサ２５の出力側とが制御回
路２７を介して出力回路２８に接続されている。またマ
ルチプレクサ２５の入力側は、入力回路２９に接続され
ている。

ここで、ブロックデコーダ２４はアドレスバッファ２３
からのアドレス信号へ〇を解読して複数個のメモリセル
ブロック１−１〜１−４中の１つを選択する回路である
。マルチプレクサ２５は、アドレスバッファ２３からの
アドレス信号ＡＤに基づき、データバス２０を構成する
複数本のデータ線２０−１〜２０−４の中の１つを選択
してその選択された１ビツトのデータを制御回路２７へ
供給する機能を有し、さらに制御信号Ｓ３に基づき、入
力回路２９の出力をデータ線２０−１〜２０−４へ供給
する機能を有している。検出回路２６は、制御信号Ｓ４
に基づき、並列機能テスト時に複数本のデータ線２０−
１の全論理値が一致するか否かを検出し、その検出結果
を制御回路２７へ与える回路であり、アンドゲート等で
構成されている。

制御回路２７は、制御信号Ｓ５に基づき、通常のデータ
読出し動作時にはマルチプレクサ２５の出力を出力回路
２８へ与え、並列機能テスト時には検出回路２６の出力
を出力回路２８へ与える回路である。出力回路２８は制
御信号Ｓ６に基づき所定のタイミングで制御回路２７の
出力データＤｏを出力する回路、また入力回路２９は制
御信号Ｓ７に基づき所定のタイミングで入力データＤｉ
を入力してマルチプレクサ２５へ与える回路である。

第２図は第１図のＡ−Ａ線断面図である。第２図におい
て、半導体基板３０上には絶縁膜３１を介してデータ線
２０−１〜２０−４が配設され、さらにその各データ線
２０−１〜２０−４間に制御信号線２２−５〜２２−７
が配設されている。

以上のように構成される半導体メモリ装置の動作を説明
する。

通常のデータ書込み動作では、制御信号発生回路２１か
ら出力される制御信号Ｓ７により、入力データＤｉが入
力回路２９に入力され、マルチプレクサ２５を通してデ
ータバス２０上へ伝送される。供給される複数のアドレ
ス信号ＡＤは、制御信号Ｓ２によりアドレスバッファ２
３に入力され、その入力されたアドレス信号ＡＤがブロ
ックデコーダ２４で解読されて複数個のメモリセルブロ
ック１−１〜１−４中の１つ、例えば１−１が選択され
る。選択されたメモリセルブロック１−１では、行デコ
ーダ１１及び列デコーダ１２が入力されたアドレス信号
ＡＤを解読してメモリセルアレイ１０中の書込むべきメ
モリセルを選択する。すると、書込み読出し制御回路１
５−１〜１５−４は、制御信号Ｓ１によってアドレスバ
ス２０上の入力データＯ１を取込み、その入力データＤ
ｉを主増幅器１４−１〜１４−４及び前置増幅器１３−
１〜１３−４を通過させて選択されたメモリセルへ書込
ませる。

通常のデータ読出し動作では、例えばメモリセルブロッ
ク１−１におけるメモリセルアレイ１０中のデータを読
出す場合、行デコーダ１１及び列デコーダ１２によって
選択されたメモリセルの格納データが前置増幅器１３−
１〜１３−４及び主増幅器１４−１〜１４−４で増幅さ
れ、書込み読出し制御回路１５−１〜１５−４を通して
データバス２０上へ伝送される。すると、マルチプレク
サ２５は入力されたアドレス信号ＡＤに基づき、データ
バス２０上の１ビツトのデータを選択し、それを制御回
路２７及び出力回路２８を通して出力データＤＯの形で
出力する。

このような書込み及び読出し動作において、ブロックデ
コーダ２４により、複数個のメモリセルブロック１−１
〜１−４が１個づつ選択される。そのため、選択され動
作状態にあるメモリセルブロックの消費電力に比べ、非
選択で待機状態にあるメモリセルブロックの消費電力は
充分小さいので、装置全体の消費電力が少なくて済む。

次に、メモリセルアレイ１０に対する並列機能テストの
動作を説明する。

例えば、ブロックデコーダ２４によって選択したメモリ
セルブロック１−１内のメモリセルアレイ１０のテスト
を行う場合、データ線２０−１〜２０−４の本数に対応
した例えば４ビツトの同一人力データＤｉを入力回路２
９から入力し、マルチプレクサ２５を通してデータバス
２０上へ伝送する。すると、メモリセルブロック１−１
において書込み読出し制御回路１５−１〜１５−４は、
データバス２０上の４ビツトの入力データＤｉを同時に
取込み、主増幅器１４−１〜１４−４及び前置増幅器１
３−１〜１３−４を通して、行デコーダ１１及び列デコ
ーダ１２で選択された４ビツトのメモリセルへ同時に書
込ませる。このようにして同一のデータを４ビツトづづ
メモリセルアレイ１０中の全メモリセルへ書込む。

その後、行デコーダ１１及び列デコーダ１２により、メ
モリセルアレイ１０中の４つのメモリセルを選択し、そ
の４ビツトのデータを前置増幅器１３−１〜１３−４及
び主増幅器１２−１〜１４−４で増幅し、読出し書込み
制御回路１５−１〜１５−４を通して同時にデータバス
２０へ供給する。すると、制御信号Ｓ４により動作する
検出回路２６は、データバス２０上における４ビツトデ
ータの論理値が一致するか否かを検出し、それに応じた
検出信号を制御回路２７及び出力回路２８を通して出力
する。従って出力回路２８の出力に基づき、４ビツトデ
ークの論理値の一致をもって正常機能と判定し、不一致
をもって異常機能と判定することが可能となる。このよ
うにしてメモリセルアレイ１０から４ビツトづつ読出し
て機能の判定を行う。仮に、４ビツトデータの論理値が
不一致の場合には、通常の読出し動作を行ってその４ビ
ツトデータを１ビツトづつ読出せば、異常機能のメモリ
セルを見つけ出せる。

以上のようにして４ビツトづづの並列機能テストを行え
ば、テスト時間が短縮できる。

ここで、仮にデータ線２０−１〜２０−４と制御信号線
２２−５〜２２−７とのいずれかの箇所がメタル残滓等
によって短絡しているとする。

一般に制御信号８１〜Ｓ７は装置が具備する機能によっ
て論理値とその論理値の発生ずる時間が決められており
、一方、データバス２０の論理値は装置へ入るランダム
な論理値のデータによって変化するために、互いに隣接
してほぼ平行に配設された制御信号線２２−５〜２２−
７とデータ線２０−１〜２０−４との間にメタル残滓が
存在して短絡すると、それらの制御信号線２２−５〜２
２−７及びデータ線２０−１〜２０−４が互いに影響し
合い、データバス２０上の論理値によって制御信号８５
〜Ｓ７の論理値とその論理値の発生する時間とが変化し
、正常な機能が阻害される。

同様にデータバス２０上の論理値は、制御信号８５〜Ｓ
７の論理値とその論理値の発生する時間によって変化す
る。そのなめ、同一の論理値を有するような複数ビット
を同時に読出すときのデータ線２０−１〜２０−４の論
理値は互いに一致しなくなり、従ってその論理値の一致
をもって正常機能と判定する検出回路２６は異常機能と
して判定する。これにより、従来装置のような誤判定を
防止でき、並列機能テストの信頼性が向上する。さらに
、各データ線２０−１〜２０−４間ニ制御信号ｕＡ２２
−５〜２２−７を配設したので、配線領域の面積増加を
防止できる。

なお、本発明は図示の実施例に限定されず、例えば並列
機能テスト時の書込みおよび読出しビット数を４ビツト
以外の他の数にしたり、あるいは制御信号８１〜＄７の
数を他の数にしたり、さらには半導体メモリ装置の全体
構成を他の構成に変形することも可能である。また、本
発明はメモリセル群を分割駆動しない他の半導体メモリ
装置にも適用できる。

（発明の効果） 以上詳細に説明したように、本発明によれば、はぼ平行
に配設された複数本のデータ線の間にそれらと隣接して
制御信号線を配設したので、配線領域の面積増加をもた
らすことなく、並列機能テストの信頼性を向上させると
いう効果が期待できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す半導体メモリ装置の構成
ブロック図、第２図は第１図のＡ−Ａ線断面図である。 １−１〜１−４・・・・・・メモリセルブロック、１０
・・・・・・メモリセルアレイ、１１・・・・・・行デ
コーダ、１２・・・・・・列デコーダ、１５−１〜１５
−４・・・・・・読出し書込み制御回路、２０・・・・
・・データバス、２０−１〜２０−４・・・・・・デー
タ線、２１・・・・・・制御信号発生回路、２２−１〜
２２−７・・・・・・制御信号線、２４・・・・・・ブ
ロックデコーダ、２５・・・・・・マルチプレクサ、２
６・・・・・・検出回路、２７・・・・・・制御回路、
２８・・・・・・出力回路、２９・・・・・・入力回路
、ＡＤ・・・・・・アドレス信号、Ｄｌ・・・・・・入
力データ、Ｄｏ・・・・・・出力データ、Ｓ１〜Ｓ７・
・・・・・制御信号。

Claims (1)

1. 【特許請求の範囲】 　データを格納する複数個のメモリセルを有するメモリ
   セル群と、 このメモリセル群に接続されほぼ平行に配設された複数
   本のデータ線を有するデータバスと、このデータバスに
   接続され前記メモリセルに対する機能テスト時に該デー
   タバスを通して前記メモリセルから同時に読出された複
   数のデータの論理値の一致状態を検出する検出回路と、 前記メモリセル群に対するデータの書込み及び読出しを
   制御するための制御信号を伝送する複数本の制御信号と
   を備えた半導体メモリ装置において、 前記複数本のデータ線の間にそれらのデータ線と隣接さ
   せて前記制御信号線を配置したことを特徴とする半導体
   メモリ装置。