JPH02206149A - 電気的制約を考慮した信号線端子割付方式 - Google Patents
電気的制約を考慮した信号線端子割付方式Info
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- JPH02206149A JPH02206149A JP1025785A JP2578589A JPH02206149A JP H02206149 A JPH02206149 A JP H02206149A JP 1025785 A JP1025785 A JP 1025785A JP 2578589 A JP2578589 A JP 2578589A JP H02206149 A JPH02206149 A JP H02206149A
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- JP
- Japan
- Prior art keywords
- signal line
- terminal
- signal
- terminals
- wiring length
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プリント板、ＬＳＩ等における端子割付方式
に係り、特に、プリント板、ＬＳＩ等の良好な電気的特
性を得るための端子割付方式である。
に係り、特に、プリント板、ＬＳＩ等の良好な電気的特
性を得るための端子割付方式である。
階層的に設計される電子装置において、電子装置の動作
が比較的低速であれば、信号線を端子に・割付ける場合
、従来技術として、例えば、特開昭５９−１９７１８９
号公報等に記載された技術が知られている。この種の従
来技術は、信号線を端子に割付ける場合、良好な配線率
を得ることを目的として信号線全体の下位階層部品から
端子を経由した配線長を最短とする割付方式である。電
子装置の動作が比較的低速な場合、信号の周波数、負荷
数等による信号線の配線長制限条件は考慮が不要である
ため、従来技術によって電気的制約を満足し、良好な電
気的特性をもつ信号線の端子割付を行うことができた。
が比較的低速であれば、信号線を端子に・割付ける場合
、従来技術として、例えば、特開昭５９−１９７１８９
号公報等に記載された技術が知られている。この種の従
来技術は、信号線を端子に割付ける場合、良好な配線率
を得ることを目的として信号線全体の下位階層部品から
端子を経由した配線長を最短とする割付方式である。電
子装置の動作が比較的低速な場合、信号の周波数、負荷
数等による信号線の配線長制限条件は考慮が不要である
ため、従来技術によって電気的制約を満足し、良好な電
気的特性をもつ信号線の端子割付を行うことができた。
一般に、階層的に設計される電子装置において電子装置
の動作をより高速なものにするには、信号線の配線長制
限条件を配慮する必要がある。
の動作をより高速なものにするには、信号線の配線長制
限条件を配慮する必要がある。
ところが、前記従来技術では、各信号線の配線長制限条
件に対する配慮がなされていない。このため、前記従来
技術では、階層的に設計される電子装置において、電子
装置の動作が高速な場合、信号線の配線長制限条件を満
足し、良好な電気的特性を持つ端子割付を行うことがで
きないという問題点を有している。
件に対する配慮がなされていない。このため、前記従来
技術では、階層的に設計される電子装置において、電子
装置の動作が高速な場合、信号線の配線長制限条件を満
足し、良好な電気的特性を持つ端子割付を行うことがで
きないという問題点を有している。
上記問題点を第７図を用いて、もっと具体的に説明する
。第７図においてハツチングを施した部品の信号点Ａｌ
、Ｂｌとその部品の上位階層の部品の信号点Ａ２．Ｂ２
とをそれぞれ信号線Ａ、Ｂによって接続するものとし、
両階層間の接続用の端子はＴ１′とＴ２の２端子が指定
されており、信号線Ａ、Ｂの配線長の制限は、それぞれ
ＬＡｍａｘ＝１０ｃｍ 、 Ｌ Ｂｍａｘ＝ ５ ａｎ
とする。
。第７図においてハツチングを施した部品の信号点Ａｌ
、Ｂｌとその部品の上位階層の部品の信号点Ａ２．Ｂ２
とをそれぞれ信号線Ａ、Ｂによって接続するものとし、
両階層間の接続用の端子はＴ１′とＴ２の２端子が指定
されており、信号線Ａ、Ｂの配線長の制限は、それぞれ
ＬＡｍａｘ＝１０ｃｍ 、 Ｌ Ｂｍａｘ＝ ５ ａｎ
とする。
信号線Ａを端子Ｔ□に、信号線Ｂを端子Ｔ２に割付けた
場合第７図のケース１に示す如く、信号線全体の配線長
Ｌ Ａ ＋ Ｌ Ｂ ＝１３ａｎとなる。また信号線Ａ
を端子Ｔ２に、信号線Ｂを端子Ｔ０に割付けた場合、第
７図のケース２に示す如く、信号線全体の配線長ＬＡ＋
ＬＢ＝１５ｃｙｎとなる。前記従来技術では、ケース１
の総配線長が短いのでケース１の配線が選ばれる。しか
し、信号線Ｂの配線長ＬＢ）ＬＢｍａｙとなり、良好な
電気的特性が得られない。
場合第７図のケース１に示す如く、信号線全体の配線長
Ｌ Ａ ＋ Ｌ Ｂ ＝１３ａｎとなる。また信号線Ａ
を端子Ｔ２に、信号線Ｂを端子Ｔ０に割付けた場合、第
７図のケース２に示す如く、信号線全体の配線長ＬＡ＋
ＬＢ＝１５ｃｙｎとなる。前記従来技術では、ケース１
の総配線長が短いのでケース１の配線が選ばれる。しか
し、信号線Ｂの配線長ＬＢ）ＬＢｍａｙとなり、良好な
電気的特性が得られない。
本発明の目的は、前述した従来技術の問題点を解決し、
各信号線の電気的制約である配線長制限条件を考慮する
ことにより、すなわち、電気的制約条件を満足する端子
を選択することにより、信号線全体の配線長を最短にす
るだけでは実現できない、良好な電気的特性を得る信号
線端干割付方式を提供することである。
各信号線の電気的制約である配線長制限条件を考慮する
ことにより、すなわち、電気的制約条件を満足する端子
を選択することにより、信号線全体の配線長を最短にす
るだけでは実現できない、良好な電気的特性を得る信号
線端干割付方式を提供することである。
本発明によれば、前記目的を達成するために、信号線の
端子割付に際して、信号線を端子に割付けていくことに
より得られる信号線の配線長を割付可能な端子の全ての
組合せについて求め、求めた全ての信号線の端子割付の
組合せの中から、電気的制約条件を満足している割付可
能な組合せを選択し、信号線を割付可能な端子に割付け
ることにより達成される。
端子割付に際して、信号線を端子に割付けていくことに
より得られる信号線の配線長を割付可能な端子の全ての
組合せについて求め、求めた全ての信号線の端子割付の
組合せの中から、電気的制約条件を満足している割付可
能な組合せを選択し、信号線を割付可能な端子に割付け
ることにより達成される。
また、各信号線を電気的特性によりグループ化し、電気
的制約条件から各グループの配線長制限条件を求めた場
合には、信号線を端子に割付けていくことにより得られ
る信号線の配線長を割付可能な端子の全ての組合せにつ
いて求め、求めた全ての信号線の端子割付の組合せの中
から、各信号線の属するグループの配線長制限条件を満
足している割付可能な組合せを選択し、信号線を割付可
能な端子に割付けることにより達成される。
的制約条件から各グループの配線長制限条件を求めた場
合には、信号線を端子に割付けていくことにより得られ
る信号線の配線長を割付可能な端子の全ての組合せにつ
いて求め、求めた全ての信号線の端子割付の組合せの中
から、各信号線の属するグループの配線長制限条件を満
足している割付可能な組合せを選択し、信号線を割付可
能な端子に割付けることにより達成される。
さらに、信号線の端子割付に際して、信号線を端子に割
付けていくことにより得られた信号線の配線長を割付可
能に端子の全ての組合せについて求め、求めた全ての信
号線の端子割付の組合せの中から、電気的制約条件を満
足している割付可能な組合せが複数存在した場合には、
信号全体の配線長が最短となる組合せを選択し、信号線
を割付可能な端子に割付けることにより達成される。
付けていくことにより得られた信号線の配線長を割付可
能に端子の全ての組合せについて求め、求めた全ての信
号線の端子割付の組合せの中から、電気的制約条件を満
足している割付可能な組合せが複数存在した場合には、
信号全体の配線長が最短となる組合せを選択し、信号線
を割付可能な端子に割付けることにより達成される。
信号線を端子に割付けていくことにより得られる信号線
の配線長を、割付ける端子の全ての組合せについて求め
、求めた全ての信号線の端子割付の組合せの中から電気
的制約条件を満足している割付可能な端子に割付けるた
め、電気的制約条件を満足し、良好な電気的特性が保証
される端子割付を実現することが可能である。
の配線長を、割付ける端子の全ての組合せについて求め
、求めた全ての信号線の端子割付の組合せの中から電気
的制約条件を満足している割付可能な端子に割付けるた
め、電気的制約条件を満足し、良好な電気的特性が保証
される端子割付を実現することが可能である。
また、信号線を端子に割付けていくことにより得られる
信号線の配線長を割付ける端子の全ての組合せについて
求め、求めた全ての信号線の端子割付の組合せの中から
電気的制約条件を満足している割付可能な組合せが複数
存在した場合、信号線全体の配線長が最短となる組合せ
を選択することにより、電気的制約条件を満足し、良好
な電気的特性、さらに良好な配線率が保証される端子割
付を実現することが可能である。
信号線の配線長を割付ける端子の全ての組合せについて
求め、求めた全ての信号線の端子割付の組合せの中から
電気的制約条件を満足している割付可能な組合せが複数
存在した場合、信号線全体の配線長が最短となる組合せ
を選択することにより、電気的制約条件を満足し、良好
な電気的特性、さらに良好な配線率が保証される端子割
付を実現することが可能である。
以下、本発明の一実施例を図面により詳細に説明する。
本発明の方式を実行するシステムの一実施例は、第１図
に示すように、計算機本体２４と外部記憶装置２７とに
より構成されている。そして、計算機本体２４は、ソフ
トウェアの実行を行う中央演算装置２０と、実行すべき
ソフトウェア及び入出力を行うデータ等を記憶する主記
憶装置２２と、ソフトウェア及びデータの入出力を行う
入出力装置２３と、これらの装置を制御するための制御
装置２１とにより構成されており、外部記憶装置２７は
、ソフトウェア及びデータを格納しておく磁気ディスク
装置２５と、この磁気ディスク装置２５の制御を行う磁
気ディスク制御装置２６より構成されている。
に示すように、計算機本体２４と外部記憶装置２７とに
より構成されている。そして、計算機本体２４は、ソフ
トウェアの実行を行う中央演算装置２０と、実行すべき
ソフトウェア及び入出力を行うデータ等を記憶する主記
憶装置２２と、ソフトウェア及びデータの入出力を行う
入出力装置２３と、これらの装置を制御するための制御
装置２１とにより構成されており、外部記憶装置２７は
、ソフトウェア及びデータを格納しておく磁気ディスク
装置２５と、この磁気ディスク装置２５の制御を行う磁
気ディスク制御装置２６より構成されている。
本発明による方式は、第１図に示すシステムにおいて、
外部記憶装置２７内に、電子装置の階層構造、各端子の
接続状態を示す信号線情報、各信号線の電気的制約条件
及び本発明を実現するためのソフトウェア等を格納して
おき、オペレータの指示により、外部記憶装置２７内に
格納されているソフトウェア及び各種データを計算機本
体２４に入力し、計算機本体２４内でソフトウェアを実
行することにより実現することができる。
外部記憶装置２７内に、電子装置の階層構造、各端子の
接続状態を示す信号線情報、各信号線の電気的制約条件
及び本発明を実現するためのソフトウェア等を格納して
おき、オペレータの指示により、外部記憶装置２７内に
格納されているソフトウェア及び各種データを計算機本
体２４に入力し、計算機本体２４内でソフトウェアを実
行することにより実現することができる。
第２図は、３階層設計の電子装置における信号線端子割
付の例を示している。電気装置は、ＡＮＤ、ＯＲ等の論
理機能を有する論理ゲート６を搭載したＬＳＩＩ、１’
、このＬＳＩＩ、１’を搭載したプリント板２，２′、
このプリント板２゜２′を搭載したマザーボード３の合
計３階層で構成されているものとし、ＬＳＩＩ、１’の
ＬＳＩ端子４，４′及びプリント板２′のプリント板端
子５′の端子割付は実施されているものとし、信号線７
α、７ｂ、７ｃが使用可能なプリント板２のプリント板
端子５を端子ｐ１． ｐ２． ｐ３とする。
付の例を示している。電気装置は、ＡＮＤ、ＯＲ等の論
理機能を有する論理ゲート６を搭載したＬＳＩＩ、１’
、このＬＳＩＩ、１’を搭載したプリント板２，２′、
このプリント板２゜２′を搭載したマザーボード３の合
計３階層で構成されているものとし、ＬＳＩＩ、１’の
ＬＳＩ端子４，４′及びプリント板２′のプリント板端
子５′の端子割付は実施されているものとし、信号線７
α、７ｂ、７ｃが使用可能なプリント板２のプリント板
端子５を端子ｐ１． ｐ２． ｐ３とする。
また、ＬＳＩＩの端子αとプリント板２′の端子Ｐαの
相互間を接続する信号線７αの電気的制約条件を４Ｇ以
下、同様に、信号線７ｂの電気的制約条件を１０の以下
、信号線７ｃの電気的制約条件を５■以下とする。
相互間を接続する信号線７αの電気的制約条件を４Ｇ以
下、同様に、信号線７ｂの電気的制約条件を１０の以下
、信号線７ｃの電気的制約条件を５■以下とする。
前述のような条件の電子装置において、信号線７α、７
ｂ、７ｃを使用可能なプリント板端子５の端子Ｐ工、
Ｐ２． Ｐ３に割付ける場合について説明する。
ｂ、７ｃを使用可能なプリント板端子５の端子Ｐ工、
Ｐ２． Ｐ３に割付ける場合について説明する。
まず、信号線７α、７ｂ、７ｃを割付可能な端子Ｐ１．
Ｐ２． Ｐ３に割付けることのできる全ての組合せの
ケースを求めると、以下のようになる。
Ｐ２． Ｐ３に割付けることのできる全ての組合せの
ケースを求めると、以下のようになる。
（ケース１）信号線７αを端子Ｐ□、信号線７ｂを端子
Ｐ２、信号線７ｃを端子Ｐ３に割付ける。
Ｐ２、信号線７ｃを端子Ｐ３に割付ける。
（ケース２）信号線７ａを端子Ｐ工、信号線７ｂを端子
Ｐ３、信号線７ｃを端子Ｐ２に割付ける。
Ｐ３、信号線７ｃを端子Ｐ２に割付ける。
（ケース３）信号線７αを端子Ｐ２、信号線７ｂを端子
Ｐユ、信号線７ｃを端子Ｐ３に割付ける。
Ｐユ、信号線７ｃを端子Ｐ３に割付ける。
（ケース４）信号線７αを端子Ｐ２、信号線７ｂを端子
Ｐ３、信号線７ｃを端子Ｐ１に割付ける。
Ｐ３、信号線７ｃを端子Ｐ１に割付ける。
（ケース５）信号線７ｃＬを端子Ｐ３、信号線７ｂを端
子Ｐ１、信号線７ｃを端子Ｐ２に割付ける。
子Ｐ１、信号線７ｃを端子Ｐ２に割付ける。
（ケース６）信号線７αを端子Ｐ８、信号線７ｂを端子
Ｐ２、信号線７ｃを端子Ｐ１に割付ける。
Ｐ２、信号線７ｃを端子Ｐ１に割付ける。
第３図は、信号線７ｃＬを端子Ｐ、、 Ｐ２． Ｐ３に
割付けた場合の信号線経路を示している。信号線７αを
端子Ｐ□に割付けた場合の配線長であるマンハッタン長
は４ａｎであり、端子Ｐ２．Ｐ３に割付けた場合の配線
長は、それぞれ６ａｎ、１０■となる。
割付けた場合の信号線経路を示している。信号線７αを
端子Ｐ□に割付けた場合の配線長であるマンハッタン長
は４ａｎであり、端子Ｐ２．Ｐ３に割付けた場合の配線
長は、それぞれ６ａｎ、１０■となる。
第４図、第５図は、信号線７ｂ、７ｃをそれぞれ端子Ｐ
□、 Ｐ２． Ｐ３に割付けた場合の信号線経過を示し
ており、信号線７αと同様に求めると以下の効果が得ら
れる。
□、 Ｐ２． Ｐ３に割付けた場合の信号線経過を示し
ており、信号線７αと同様に求めると以下の効果が得ら
れる。
（信号線７αの配線長）
端子Ｐ１に割付けた場合：４印
端子Ｐ２に割付けた場合：６ａＯ
端子Ｐ３に割付けた場合： １０ｃｍ
（信号線７ｂの配線長）
端子Ｐ１に割付けた場合＝６ｃ１１１
端子Ｐ２に割付けた場合：６ａｎ
端子Ｐ３に割付けた場合＝１０印
（信号線７Ｃの配線長）
端子Ｐ１に割付けた場合Ｈ７ｃｍ
端子Ｐ２．に割付けた場合：５ａｎ
端子Ｐ３に割付けた場合＝７ＣＩＩ＋
最後ニ、ケース１〜ケース６につｂｌて、信号線７α、
７ｂ、７’ｃを各端子に割付けた場合番こ配線長が信号
線７α、７ｂ、７ｃの電気的制約条件を満足しているか
検証する。すなわち、ケース１の場合、信号線７Ｃの電
気的制約条件は５ａｎ以下でなければならないが、信号
線７Ｃを端子Ｐ３！こ割付けると配線長は７国となって
しまい電気的制約条件に違反している。ケース２の場合
、信号線７α、７ｂ、７ｃのそれぞれの電気的制約条件
を各配線長が満足している。ケース３，４．６の場合、
信号線７α、７ｃにおいて電気的制約条件に違反してい
る。ケース５の場合、信号線７ｃＬにおいて電気的制約
条件に違反している。従って、信号線７α、７ｂ、７ｃ
の電気的制約条件を満足しているのはケース２の場合で
あり、信号線７αを端子Ｐ工に、信号線７ｂを端子Ｐ３
に、信号線７Ｃを端子Ｐ２に割付けることにより、良好
な電気的特性を得る信号線端子割付を終了する。
７ｂ、７’ｃを各端子に割付けた場合番こ配線長が信号
線７α、７ｂ、７ｃの電気的制約条件を満足しているか
検証する。すなわち、ケース１の場合、信号線７Ｃの電
気的制約条件は５ａｎ以下でなければならないが、信号
線７Ｃを端子Ｐ３！こ割付けると配線長は７国となって
しまい電気的制約条件に違反している。ケース２の場合
、信号線７α、７ｂ、７ｃのそれぞれの電気的制約条件
を各配線長が満足している。ケース３，４．６の場合、
信号線７α、７ｃにおいて電気的制約条件に違反してい
る。ケース５の場合、信号線７ｃＬにおいて電気的制約
条件に違反している。従って、信号線７α、７ｂ、７ｃ
の電気的制約条件を満足しているのはケース２の場合で
あり、信号線７αを端子Ｐ工に、信号線７ｂを端子Ｐ３
に、信号線７Ｃを端子Ｐ２に割付けることにより、良好
な電気的特性を得る信号線端子割付を終了する。
次に、第６図に示す処理フローにより、前述の端子割付
動作を説明する。
動作を説明する。
（１）信号線を指定された接続可能な端子に割付けるこ
とのできる全ての組合せを算出する（処理１０１）。
とのできる全ての組合せを算出する（処理１０１）。
（２）次に、各信号線を指定された接続可能な端子に割
付けた場合の配線長を算出する（処理１０２）。
付けた場合の配線長を算出する（処理１０２）。
（３）処理１０１で求めた全ての組合せの中から、任意
の組合せ１つを選択し、各信号線を各端子に割付けた場
合の配線長を処理１０２で求めた配線長に従って算出す
る（処理１０３）。
の組合せ１つを選択し、各信号線を各端子に割付けた場
合の配線長を処理１０２で求めた配線長に従って算出す
る（処理１０３）。
（４）処理１０１で求めた全ての組合せについて、処理
１０３が終了していない場合、処理１０３へ戻り、全て
の組合せについて処理１０３が終了した場合、処理１０
５へ移動する（処理１０４）。
１０３が終了していない場合、処理１０３へ戻り、全て
の組合せについて処理１０３が終了した場合、処理１０
５へ移動する（処理１０４）。
（５）全ての組合せについて各信号線の配線長と電気的
制約条件を比較し、全ての信号線の電気的制約条件を満
足するものを選び、各信号線を各端子に割付けることに
より処理を終了する（処理１０５）。
制約条件を比較し、全ての信号線の電気的制約条件を満
足するものを選び、各信号線を各端子に割付けることに
より処理を終了する（処理１０５）。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
以上説明したように、本発明によれば、階層的に設計さ
れる電子装置の階層を通る信号線の端子割付において、
各信号線の電気的制約条件を満足する端子を選択するこ
とにより、良好な電気的特性を得ることが可能であり、
階層的に設計される電子装置の信号線端子割付作業の工
数の大幅削減を可能とし、さらには、どのような階層構
造であっても、各階層別に、信号線の配線長の算出や信
号線の電気的制限値を考慮するだけで適用可能であり、
その応用範囲も広いという効果が生じる。
れる電子装置の階層を通る信号線の端子割付において、
各信号線の電気的制約条件を満足する端子を選択するこ
とにより、良好な電気的特性を得ることが可能であり、
階層的に設計される電子装置の信号線端子割付作業の工
数の大幅削減を可能とし、さらには、どのような階層構
造であっても、各階層別に、信号線の配線長の算出や信
号線の電気的制限値を考慮するだけで適用可能であり、
その応用範囲も広いという効果が生じる。
第１図は本発明の方式をソフトウェアにより行う場合の
システム構成の一実施例を示すブロック図、第２図は３
階層設計の電子装置における信号線割付の例を説明する
図、第３図〜第５図は３階層設計の電子装置におけるプ
リント板の端子側る。 １．１′・・・ＬＳＩ、２，２′・・・プリント板、３
・マザーボード、４，４′・・・ＬＳＩ端子、５゜５′
・・・プリント板端子、６・・論理ゲート、７α。 ７ｂ、７ｃ・・・信号線、２０・・・中央演算装置、２
１・・制御装置、２２・・・主記憶装置、２３・・・入
出力装置、 ・計算機本体、 磁気ティスフ装置５ ・磁気ディスク制御装置、 ２７・・外部記憶装 置。 第６０ ７ρ 第 乙 酌 第７目 ｌ相Ｊ＝ ｌα九 ｌＡ＝ ｏｐｎ １、Ｂ＝ ｎｙｔ １、Ａ＋Ｌ１５＝／づ弾 ７．７Ｑ −７１） ｏＫ ｌ、５−６ ｃｖｔ 乙Δ＋ＬＢ−／、５剃
システム構成の一実施例を示すブロック図、第２図は３
階層設計の電子装置における信号線割付の例を説明する
図、第３図〜第５図は３階層設計の電子装置におけるプ
リント板の端子側る。 １．１′・・・ＬＳＩ、２，２′・・・プリント板、３
・マザーボード、４，４′・・・ＬＳＩ端子、５゜５′
・・・プリント板端子、６・・論理ゲート、７α。 ７ｂ、７ｃ・・・信号線、２０・・・中央演算装置、２
１・・制御装置、２２・・・主記憶装置、２３・・・入
出力装置、 ・計算機本体、 磁気ティスフ装置５ ・磁気ディスク制御装置、 ２７・・外部記憶装 置。 第６０ ７ρ 第 乙 酌 第７目 ｌ相Ｊ＝ ｌα九 ｌＡ＝ ｏｐｎ １、Ｂ＝ ｎｙｔ １、Ａ＋Ｌ１５＝／づ弾 ７．７Ｑ −７１） ｏＫ ｌ、５−６ ｃｖｔ 乙Δ＋ＬＢ−／、５剃
Claims (2)
- １．下位階層部品を上位階層部品に実装するような階層
的に設計される電子装置において、下位階層部品から端
子を経由して外部へ接続される信号線を端子に割付ける
場合、各信号線を指定された接続可能な全ての端子に割
付ける際に、夫々の経路について信号線の配線長を求め
電気的制約を満足する端子を選択することにより、良好
な電気的特性を得ることを特徴とする信号線端子割付方
式。 - ２．下位階層部品を上位階層部品に実装するような階層
的に設計される電子装置において、下位階層部品から端
子を経由して外部へ接続される信号線を端子に割付ける
場合、各信号線を電気的特性よりグループ化し、さらに
電気的制約から各グループの配線長制限条件を求めてお
き、各信号線を指定された接続可能な全ての端子に割付
けて、夫々の経路について信号線の配線長を求め、各信
号線が属するグループの配線長制限条件を満足する端子
を選択することにより、良好な電気的特性を得ることを
特徴とする信号線端子割付方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1025785A JPH02206149A (ja) | 1989-02-06 | 1989-02-06 | 電気的制約を考慮した信号線端子割付方式 |
| US07/472,816 US5151868A (en) | 1989-02-06 | 1990-01-31 | Signal line terminal allocation method |
| DE4003535A DE4003535A1 (de) | 1989-02-06 | 1990-02-06 | Einrichtung zum zuordnen von anschlussklemmen unter beruecksichtigung elektrischer beschraenkungen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1025785A JPH02206149A (ja) | 1989-02-06 | 1989-02-06 | 電気的制約を考慮した信号線端子割付方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02206149A true JPH02206149A (ja) | 1990-08-15 |
Family
ID=12175488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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