JPH02206159A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02206159A JPH02206159A JP1027988A JP2798889A JPH02206159A JP H02206159 A JPH02206159 A JP H02206159A JP 1027988 A JP1027988 A JP 1027988A JP 2798889 A JP2798889 A JP 2798889A JP H02206159 A JPH02206159 A JP H02206159A
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Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高耐圧素子と低電圧素子とを同一基板上に形成
する半導体装置の製造方法に係わり、特に選択酸化法に
よる素子間分離技術を用いた製造方法に関するものであ
る。
する半導体装置の製造方法に係わり、特に選択酸化法に
よる素子間分離技術を用いた製造方法に関するものであ
る。
例えばＥＬ（エレクトロルミネセンス）デイスプレィ等
の表示デバイスの駆動用ＩＣには、高電圧制御が可能な
半導体装置が必要とされる。このような半導体装置とし
ては、低消費電力化を図るために低電圧制御回路部と高
電圧出力部とをそれぞれ相補型ＭＯＳトランジスタで構
成することが望ましい。
の表示デバイスの駆動用ＩＣには、高電圧制御が可能な
半導体装置が必要とされる。このような半導体装置とし
ては、低消費電力化を図るために低電圧制御回路部と高
電圧出力部とをそれぞれ相補型ＭＯＳトランジスタで構
成することが望ましい。
さらに、各素子間を誘電体分離することにより、寄生容
量及びリーク電流を小さくできるので、低消費電力でし
かも高速動作が可能となる。
量及びリーク電流を小さくできるので、低消費電力でし
かも高速動作が可能となる。
このような半導体装置としては、例えば、第２図に示す
ようなＳＯＩ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａ
ｔｏｒ）技術を用いる方法がある。
ようなＳＯＩ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａ
ｔｏｒ）技術を用いる方法がある。
第２図において、シリコン基板１上に絶縁膜２０が形成
され、この絶縁膜２０上に多結晶シリコンを成長した後
、再結晶化し、さらに島状に形成した領域内に、低電圧
ＰＭＯＳトランジスタ２１、低電圧ＮＭＯＳトランジス
タ２２、オフセットゲート型窩耐圧ＰＭＯＳトランジス
タ２３及びオフセットゲート型高耐圧ＮＭＯＳトランジ
スタ２４が形成されている。
され、この絶縁膜２０上に多結晶シリコンを成長した後
、再結晶化し、さらに島状に形成した領域内に、低電圧
ＰＭＯＳトランジスタ２１、低電圧ＮＭＯＳトランジス
タ２２、オフセットゲート型窩耐圧ＰＭＯＳトランジス
タ２３及びオフセットゲート型高耐圧ＮＭＯＳトランジ
スタ２４が形成されている。
このような構造であれば、各素子間は誘電体分離がなさ
れているので、相補型の回路が容易に形成でき、高速動
作や低消費電力化が図れる。
れているので、相補型の回路が容易に形成でき、高速動
作や低消費電力化が図れる。
しかしながら、上述のＳＯＩ技術を用いる方法において
は、絶縁膜２０上に形成する再結晶化膜の特性が単結晶
基板に比べて悪いという欠点と、再結晶化のために例え
ばレーザーアニーラ装置というような特別の装置が必要
であり、装置の保守等により製造コストが高くなるとい
う問題がある。
は、絶縁膜２０上に形成する再結晶化膜の特性が単結晶
基板に比べて悪いという欠点と、再結晶化のために例え
ばレーザーアニーラ装置というような特別の装置が必要
であり、装置の保守等により製造コストが高くなるとい
う問題がある。
また、低電圧トランジスタと高耐圧トランジスタとの島
状領域を形成する際に、それぞれ異なる膜厚で形成しな
ければならないという問題もある。
状領域を形成する際に、それぞれ異なる膜厚で形成しな
ければならないという問題もある。
即ち、低電圧トランジスタにおいては、ソース・ドレイ
ンの面積が小さいほど寄生容量が小さくなり、耐放射線
時・性も良くなるため、島状領域の膜厚は薄い方が望ま
しく、例えば０．４ρ厚が用いられる。一方、高耐圧ト
ランジスタにおいては、例えば２００Ｖ程度の耐圧を達
成するためには、島状領域の膜厚は約２４が必要である
。しかしながら、膜厚の異なる島状領域を同時に形成す
ることも、また、Ｑｐｍもの厚さの領域を再結晶化によ
って形成することも技術的に困難である。
ンの面積が小さいほど寄生容量が小さくなり、耐放射線
時・性も良くなるため、島状領域の膜厚は薄い方が望ま
しく、例えば０．４ρ厚が用いられる。一方、高耐圧ト
ランジスタにおいては、例えば２００Ｖ程度の耐圧を達
成するためには、島状領域の膜厚は約２４が必要である
。しかしながら、膜厚の異なる島状領域を同時に形成す
ることも、また、Ｑｐｍもの厚さの領域を再結晶化によ
って形成することも技術的に困難である。
本発明の目的は上述の欠点を解決し、特殊な装置・プロ
セスを用いることなく各素子が誘電体分離されて構成さ
れた半導体装置の製造方法を提供することにある。
セスを用いることなく各素子が誘電体分離されて構成さ
れた半導体装置の製造方法を提供することにある。
上記目的を達成するため、本発明の半導体装置の製造方
法においては、シリコン基板の一面に凸状の島状領域を
形成する工程と、選択酸化膜を形成する工程と、前記島
状領域内に高耐圧素子を形成する工程と、前記島状領域
以外の領域に低電圧素子を形成する工程と、シリコン基
板の他面に前記選択酸化膜に接して掘り込み層を形成す
る工程とを含むものである。
法においては、シリコン基板の一面に凸状の島状領域を
形成する工程と、選択酸化膜を形成する工程と、前記島
状領域内に高耐圧素子を形成する工程と、前記島状領域
以外の領域に低電圧素子を形成する工程と、シリコン基
板の他面に前記選択酸化膜に接して掘り込み層を形成す
る工程とを含むものである。
島状領域内に素子を形成する場合、島状領域の膜厚は、
高耐圧素子は厚くする必要があり、低電圧素子は薄い方
が望ましい。そこで、側面を選択酸化膜で囲み、底部は
掘り込み層に接して形成した島状領域内に半導体素子を
作成することによって各素子の誘電体分離を図り、その
際、シリコン３一 基板の表面を部分的に凸状になるように整形して選択酸
化を行うことにより、素子を作成する島状領域の膜厚が
厚い部分と薄い部分を形成する。それぞれの領域に高耐
圧及び低電圧トランジスタを作成することにより、誘電
体分離がなされ、高耐圧及び低電圧素子によって構成さ
れる集積回路を同一基板上に作成することができる。
高耐圧素子は厚くする必要があり、低電圧素子は薄い方
が望ましい。そこで、側面を選択酸化膜で囲み、底部は
掘り込み層に接して形成した島状領域内に半導体素子を
作成することによって各素子の誘電体分離を図り、その
際、シリコン３一 基板の表面を部分的に凸状になるように整形して選択酸
化を行うことにより、素子を作成する島状領域の膜厚が
厚い部分と薄い部分を形成する。それぞれの領域に高耐
圧及び低電圧トランジスタを作成することにより、誘電
体分離がなされ、高耐圧及び低電圧素子によって構成さ
れる集積回路を同一基板上に作成することができる。
以下に本発明の実施例について図面を参照しながら詳細
に説明する。第１図（ａ）〜（ｅ）は本発明の一実施例
を工程順に示す断面図である。
に説明する。第１図（ａ）〜（ｅ）は本発明の一実施例
を工程順に示す断面図である。
まず、第１図（ａ）に示すように、シリコン基板１上に
通常のフォトリソグラフィにより、フォトレジスト２を
形成した後、例えばスパッタエツチング法により側面に
角度を持たせて、深さ方向に１゜５庫のエツチングを行
う。
通常のフォトリソグラフィにより、フォトレジスト２を
形成した後、例えばスパッタエツチング法により側面に
角度を持たせて、深さ方向に１゜５庫のエツチングを行
う。
次に、第１図（ｂ）に示すように、シリコン基板１上に
Ｓｉ、Ｎ４膜を堆積した後、フォトリソグラフィ及びエ
ツチング技術により選択酸化用マスク１０を形成する。
Ｓｉ、Ｎ４膜を堆積した後、フォトリソグラフィ及びエ
ツチング技術により選択酸化用マスク１０を形成する。
次に、第１図（ｃ）に示すように、熱酸化により厚さ１
．ｃａｎの選択酸化膜１１を形成する。
．ｃａｎの選択酸化膜１１を形成する。
続いて、第１図（ｄ）に示すように、シリコン基板１の
裏面にフォトレジスト３を形成し、これをマスクとして
シリコン（基板）のエツチングを行い、選択酸化膜１１
に接するように掘り込み層３１を形成する。
裏面にフォトレジスト３を形成し、これをマスクとして
シリコン（基板）のエツチングを行い、選択酸化膜１１
に接するように掘り込み層３１を形成する。
しかる後、第１図（ｅ）に示すように、それぞれの島状
領域３２内に低電圧ＰＭＯＳトランジスタ２１、低電圧
ＮＭＯＳトランジスタ２２、オフセットゲート型高耐圧
ＰＭＯ３トランジスタ２３及びオフセットゲート型高耐
圧ＮＭＯ３トランジスタ２４を形成する。
領域３２内に低電圧ＰＭＯＳトランジスタ２１、低電圧
ＮＭＯＳトランジスタ２２、オフセットゲート型高耐圧
ＰＭＯ３トランジスタ２３及びオフセットゲート型高耐
圧ＮＭＯ３トランジスタ２４を形成する。
このようシニして製造された半導体装置によれば。
各素子間が完全に誘電体分離されているので、寄生容量
が小さくなり、高速動作が可能な低電圧トランジスタと
高耐圧トランジスタとを同一基板上に作成することがで
きる。
が小さくなり、高速動作が可能な低電圧トランジスタと
高耐圧トランジスタとを同一基板上に作成することがで
きる。
以上詳細に説明したように本発明によれば、低電圧トラ
ンジスタと高耐圧トランジスタとが各素子間を完全に誘
電体分離して作成できるので、寄生容量及びリーク電流
を小さくでき、高速動作が可能で低消費電力化が図れる
。また、従来の技術では困難であったシリコン基板の単
結晶を用いて、各素子の誘電体分離がなされた低電圧制
御回路と高電圧出力部を有する集積回路を構成すること
ができる。さらには、特殊なプロセスや装置を用いるこ
となく、−船釣なＣＭＯＳプロセスを組合せるだけで製
造することができるので、製造コストが増加することも
ない。
ンジスタと高耐圧トランジスタとが各素子間を完全に誘
電体分離して作成できるので、寄生容量及びリーク電流
を小さくでき、高速動作が可能で低消費電力化が図れる
。また、従来の技術では困難であったシリコン基板の単
結晶を用いて、各素子の誘電体分離がなされた低電圧制
御回路と高電圧出力部を有する集積回路を構成すること
ができる。さらには、特殊なプロセスや装置を用いるこ
となく、−船釣なＣＭＯＳプロセスを組合せるだけで製
造することができるので、製造コストが増加することも
ない。
また、各素子を作成する島状領域の膜厚は、第１図（ａ
）に示したシリコン基板のエツチング深さと、第１図（
ｃ）に示した選択酸化膜厚の組合せによって任意の値を
得ることができる。さらに、島状領域内に作成される各
素子はＭＯＳトランジスタに限定されず、例えばＮＯ８
トランジスタとバイポーラトランジスタを組合せた回路
を構成することもできる。
）に示したシリコン基板のエツチング深さと、第１図（
ｃ）に示した選択酸化膜厚の組合せによって任意の値を
得ることができる。さらに、島状領域内に作成される各
素子はＭＯＳトランジスタに限定されず、例えばＮＯ８
トランジスタとバイポーラトランジスタを組合せた回路
を構成することもできる。
第１図（ａ）〜（ｅ）は本発明の一実施例の各工程の構
造を示す断面図、第２図は従来の誘電体分離が図られた
低電圧及び高耐圧素子からなる半導体装置の一例を示す
断面図である。
造を示す断面図、第２図は従来の誘電体分離が図られた
低電圧及び高耐圧素子からなる半導体装置の一例を示す
断面図である。
Claims (1)
- （１）シリコン基板の一面に凸状の島状領域を形成する
工程と、選択酸化膜を形成する工程と、前記島状領域内
に高耐圧素子を形成する工程と、前記島状領域以外の領
域に低電圧素子を形成する工程と、シリコン基板の他面
に前記選択酸化膜に接して掘り込み層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1027988A JP2819582B2 (ja) | 1989-02-06 | 1989-02-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1027988A JP2819582B2 (ja) | 1989-02-06 | 1989-02-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02206159A true JPH02206159A (ja) | 1990-08-15 |
| JP2819582B2 JP2819582B2 (ja) | 1998-10-30 |
Family
ID=12236215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1027988A Expired - Fee Related JP2819582B2 (ja) | 1989-02-06 | 1989-02-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2819582B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10125772A (ja) * | 1996-10-22 | 1998-05-15 | Lg Semicon Co Ltd | 半導体装置の構造及び製造方法 |
| JP2009124112A (ja) * | 2007-10-24 | 2009-06-04 | Denso Corp | 半導体装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5969944A (ja) * | 1982-10-14 | 1984-04-20 | Sanken Electric Co Ltd | 底面絶縁体分離集積回路の製造方法 |
| JPS6298645A (ja) * | 1985-10-25 | 1987-05-08 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH01140740A (ja) * | 1987-11-27 | 1989-06-01 | Sony Corp | 半導体装置及びその製造方法 |
-
1989
- 1989-02-06 JP JP1027988A patent/JP2819582B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5969944A (ja) * | 1982-10-14 | 1984-04-20 | Sanken Electric Co Ltd | 底面絶縁体分離集積回路の製造方法 |
| JPS6298645A (ja) * | 1985-10-25 | 1987-05-08 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH01140740A (ja) * | 1987-11-27 | 1989-06-01 | Sony Corp | 半導体装置及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10125772A (ja) * | 1996-10-22 | 1998-05-15 | Lg Semicon Co Ltd | 半導体装置の構造及び製造方法 |
| JP2009124112A (ja) * | 2007-10-24 | 2009-06-04 | Denso Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2819582B2 (ja) | 1998-10-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |