JPH04107832A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は半導体装置の製造方法に関し、更に詳しくは
ダブルゲート構造のＭＯＳ）ランジスタの製造方法に関
するものである。
（ロ）従来の技術および発明が解決しようとする課題 ＭＯＳトランジスタは、低パワーで、高い集積度を実現
できるため、集積回路（ＩＣ）における構成要素として
広く利用されている。
しかし、（ｉ）短いチャネル効果や、（ｉｉ）反対極性
のＭＯ３ＦＥＴ同志の絶縁（１ｓｏｌａｔｉｏｎ）とい
う点で問題がある。
そして、上記（１）の問題を解決するためには、かなり
浅い接合や高いチャネル濃度が要求される訳であるが、
破壊限界（ｂｒｅａｋｄｏｗｎ　ｌｉｍｉｔａｔｉｏｎ
ｓ）のために実現するのは大変むつかしい。
一方、上記（ｉｉ）の反対極性のデバイス間の絶縁は、
従来技術では、ラッチアップ（１ａｔｃｈ−ｕｐ）によ
って限定される。結果として、デバイス間の分離（５ｅ
ｐａｒａｔｉｏｎ）はデバイスのスケールを限定するこ
とになる。
（ハ）課題を解決するための手段ＩＶ″１乍山薄膜トラ
ンジスタ（ＳＯＩ）は短チヤネル動作に良いということ
が示されている。また、ＭＯＳトランジスタの特性をさ
らに改善するために二重ゲート結合（Ｄｏｕｂｌｅ　Ｇ
ａｔｅｄ　Ｃｏｎｎｅｃｔｉｏｎ）が提案されている。
この発明は、（１）半導体基板上に、全面に第１の酸化
層を介して第１のポリシリコン層を積層し、（ｉｉ）素
子分離領域となる領域に、その領域における上記第１の
ポリシリコン層および第１の酸化層を除去してトレンチ
を形成し、かつ残存された第１のポリシリコン層および
第１の酸化層をそれぞれ下部ゲート電極および遮蔽膜と
し、（山）そのトレンチを含む半導体基板上に、全面に
、エピタキシャル成長によって単結晶シリコン層を形成
し、（ｉｖ）素子分離領域となる領域の単結晶シリコン
層を除去し、続いて、その除去部分を含む半導体基板上
に、全面に、第２の酸化層を積層した後、第２の酸化層
を素子分離領域にのみ残存させてこれを素子分離膜とし
、（ｖ）しかる後、上部ゲート電極上に、残存された単
結晶シリコン膜を介して、ゲート酸化膜、上部ゲート電
極を形成し、続いて上記残存された単結晶シリコン膜に
ソース・ドレイン領域を形成することを特徴とする半導
体装置の製造方法である。
すなわち、この発明では、二重ゲー）ＭＯ８薄膜トラン
ジスタ（Ｄｏｕｂｌｅ−Ｇａｔｅｄ　ＭＯＳ　Ｔｈ１ｎ
　Ｆｉｌｍ　Ｚｒａｎｓｉｓｔｏｒｓ　：　ＤＧＴＦＴ
）構造と新しい絶縁方法やエピタキシャル工程が提案さ
れ、それによって従来技術の上記限定を削除するＣＭＯ
Ｓ工程を実現できる。
そしてこの横方向成長の選択エピタキシャル成長を利用
したダブルゲート構造に依り、（ｉ）トランジスタを下
部ゲート電極の遮蔽効果（ｓｈｉｅｌｄｉｎｇ　ｅｆｆ
ｅｃｔ）によって基板から絶縁でき、（ｉｉ　））ラン
ノスタ間の絶縁をトレンチによっておこなうことができ
、 （ｉｉｉ）トランジスタ特性をダブルゲート結合によっ
て向上できる。
（ニ）実施例 以下図に示す実施例もとづいてこの発明を詳述する。な
お、これによってこの発明は限定を受けるものではない
。
以下製造方法について説明する。
第１図において、ダブルゲートＣＭＯＳデバイスを形成
するには、まず、第１図（ａ）に示すように、ノリコン
基板ｉ上に、基板と下部ゲート電極を絶縁するために意
図された５ｉＯｚ膜（第１酸化膜）２を形成し、さらに
その上に下部ゲート電極となるポリノリコノ層３を積層
し、その表面を熱的に酸化する。
次に、素子分離領域（Ｒ）におけるポリシリコン層３お
よび下地の５ｉｎｓ膜２をフォトエツチング技術によっ
てパターン化し、領域Ｒのノリコン基板１を露出する［
第１図（ｂ）参照］。
この際、シリコン基板１上の領域（Ｒ）以外の領域には
、Ｓ１０．の遮蔽膜２ａと下部ゲート電極３λが形成さ
れるとともに、領域（Ｒ）にはトレンチ４が形成される
。
続いて、全面に、エピタキシャル技術を用いて単結晶シ
リコン層５を成長させる［第１図（ｅ）参照〕。この層
５はＣＭＯＳデバイスの本体（ｂｏｄｙ）を構成するも
のである。
次に、エピタキンヤルノリクン層５をデバイス間の素子
分離領域（Ｒ）でエツチングし、ＣＶＤ酸化膜を用いた
りフロー技術によってＳ１０．のＣ■Ｄ酸化ＷＡ６を素
子分離膜として領域（Ｒ）に残す［第１図（ｄ）参照］
。それによってデバイス分離がなされる。
この際、素子分離膜６はトレンチ４を埋設し１こ形にな
っている。
その結果、トランジスタ同志はそのトレンチ４に満たさ
れたＣＶＤ酸化膜６によって矢印入方向で示す横方向に
分離されることになる。
また、デバイスの下部はポリシリコンの下部ゲート電極
３λによって分離されることになる。
続いて、第１図（ｄ）に示すように、残存されたエビ・
シリコン膜５λ上に、Ｓｉｎｇのゲート酸化膜７を形成
する。
次に、第２図に示すように、コタンクト窓８が、下部ゲ
ートポリシリコン電極３＆および以後に形成される上部
ゲートポリシリコン電極間にスタックコンタクト（ｓｔ
ａｃｋ　ｃｏｎｔａｃｔｓ）として開口される。
第１図（ｅ）において、全面に、上部ゲート電極となる
ポリシリコン層を積層した後パターン化し、５ｉＯｚ膜
７を介して残存された単結晶シリコン膜５λ上にのみ上
部ゲート電極１４．９が残存される。
すなわち、フォトレジストマスクを用いた周知のイオン
注入法によって、ＮＭＯＳトランジスタ１０、ＰＭＯＳ
トランジスタ１１のそれぞれのソース／ドレイン１２．
１３が選択的にドープされて形成され、かつ上部ゲート
電極１４，９が形成される［第１図（ｅ）参照コ。
次に、第１図（ｆ）に示すように、全面に、絶縁層１５
が積層され、コンタトホール１６が開口され、そして、
全面に、金属層１７が積層された後パターン化されてデ
バイス間の相互連結（ｄｅｖｉｃｅｓ　１ｎｔｅｒｃｏ
ｎｎｅｃｔｉｏｎ）を構成する。
このようにして、第２図に示すような二璽ゲートＣＭＯ
Ｓインバータ（Ｄｏｕｂｌｅ−Ｇａｔｅｄ　ＣＭＯＳ　
Ｉｎｖｅｒｔｅｒ）が作成される。
このように本実施例では、横方向成長選択エビを利用し
たダブルゲート構造に依りＭＯＳＴｒの特性向上を図る
。本構造によりＴｒ特性の改善が出来るだけでなく、基
板からボトムゲートでシールドすることに依りノイズ耐
性向上を図ることが出来る。
（ホ）発明の効果 以上のようにこの発明に依れば、従来のＣＭＯ３技術で
は、トランジスタはシリコン基板内に形成されており、
ＰＮ接合（ウェル）および薄膜酸化膜（ＬＯＧＯ９Ｉり
によって絶縁分離されていたので、ラッチアップ（１ａ
ｔｃｈ−ｕｐ）や狭い接合形態（Ｓｈａｌｌｏｗ　ｊｕ
ｎｃｔｉｏｎ　ｆｏｒｍａｔｉｏｎ）あるいは破壊によ
って限定されていたけれども、本発明の新規な製造方法
では、ダブルゲートＣＭＯＳデバイスを実現できるので
、以下の効果を奏す。
（ｉ）ダブルゲートＣＭＯＳ薄膜トランジスタはシング
ルゲートデバイスよりも次の点ですぐれている。
すなわち、 駆動電流（ｄｒｉｖｅ　ｃｕｒｒｅｎｔ）を向上できる
。
高いパンチスルー電圧抵抗を有する。
短チヤネル効果が良好になる。
（ｉｉ）また、本発明における下部ゲート電極はそれぞ
れの能動デバイスをシールドするために、そのデバイス
直下に配設されており、この構造によって基板ノイズに
、よく耐えることができる。
（ｉｉｉ　）　Ｌかも、トランジスタは最小サイズのト
レンチ内に素子分離膜（例えば、ＣＶＤ酸化膜）を有し
、そのためにラブチアツブを低下でき、かつバッキング
密度（ｐａｃｋｉｎｇ　ｄｅｎｓｉｔｙ）を増加できる
効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例を説明するための製造工程
説明図、第２図は上記実施例における構成説明図である
。 ｌ・・・・・・シリコン基板、 ２・・・・・・Ｓｉｎｇの第１の酸化膜、２ａ・・・・
・・遮蔽膜、３・・・・・・ポリシリコン層、 ３＋Ｌ・・・・・下部ゲート電極、４・・・・・・トレ
ンチ、５・・・・・・エビタキシャルノリコン層（単結
晶ソリコン層）、 ５ａ・・・・・・残存した単結晶シリコン膜、６・・・
・・・素子分離膜、７・・・・Ｓｈｏｗのゲート酸化膜
、９．１４・・・・・上部ゲート電極、 １２．１３・・・・ソース・ドレイン、！５・・・・・
・絶縁層、１６・・・・・コンタクトホール、１７・・
・・・・金属層。 第 １図 第 図

Claims (1)

  1. 【特許請求の範囲】 １、（ｉ）半導体基板上に、全面に第１の酸化層を介し
    て第１のポリシリコン層を積層し、 （ｉｉ）素子分離領域となる領域に、その領域における
    上記第１のポリシリコン層および第１の酸化層を除去し
    てトレンチを形成し、かつ残存された第１のポリシリコ
    ン層および第１の酸化層をそれぞれ下部ゲート電極およ
    び遮蔽膜とし、 （ｉｉｉ）そのトレンチを含む半導体基板上に、全面に
    、エピタキシャル成長によって単結晶シリコン層を形成
    し、 （ｉｖ）素子分離領域となる領域の単結晶シリコン層を
    除去し、続いて、その除去部分を含む半導体基板上に、
    全面に、第２の酸化層を積層した後、第２の酸化層を素
    子分離領域にのみ残存させてこれを素子分離膜とし、 （ｖ）しかる後、上部ゲート電極上に、残存された単結
    晶シリコン膜を介して、ゲート酸化膜、上部ゲート電極
    を形成し、続いて上記残存された単結晶シリコン膜にソ
    ース・ドレイン領域を形成することを特徴とする半導体
    装置の製造方法。
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