JPH02206202A - マイクロ波多端子合成分配回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数個のマイクロ波線路（以下、マイクロ波
線路とは、概ね１ＧＨｚ以上の周波数の信号を伝送する
ため線路であって、コグレナ線路又はスロット線路等の
共平面線路、並びにマイクロストリップ線路等をいう。

）に入力される信号を電力合成した後、上記電力合成し
Ｉ；信号を複数個のマイクロ波線路に電力分配するマイ
クロ波多端子合成分配回路装置に関する。

［従来の技術］ 第６図は、従来のウィルキンソン型電力分配合成回路の
回路図である。

第６図において、信号入力端子１００と、４個の信号出
力端子１０５乃至１０８との間にそれぞれ、ｌ／４波長
のインピーダンス変成器ｌｏｔ乃至１０４が接続される
とともに、信号出力端子１０５乃至１０ｇとポートＰ、
との間にそれぞれ同一の抵抗値を有する抵抗Ｒ１が接続
される。ここで、入力端子１００に接続される信号源イ
ンピーダンスをＲ１とし、出力端子１０５乃至１０８に
接続される負荷抵抗をＲＬとしたとき、インピーダンス
変成器１０１乃至１０４の各特性インピーダンスＺをｆ
τ■丁Ｌｔすることにより、入出力端子ｔｏ０．１０５
乃至１０８においてインピーダンス整合を行うことがで
きる。また、出力端子１０５乃至１０８に接続される各
負荷抵抗が上記所定値ＲＬからずれて生じる反射波が他
の出力端子に現れないように抵抗値Ｒ９が設定され、上
記出力端子１０５乃至１０８間のアイソレーションが確
保される。

以上のように構成されたウィルキンソン型分配合成回路
において、入力端子１００に入力された信号は、特性イ
ンピーダンス２を有するインピーダンス変成器１０１乃
至１０４を介してそれぞれ電力分配されて、各出力端子
１０５乃至１０８に出力される。従って、該回路は、分
配回路として動作する。

また、端子１００を出力端子上し、各端子１０５乃至１
０８を入力端子とすることにより、各入力端子１０５乃
至１０８に入力されｌ；各信号がインピーダンス変成器
１０１乃至１０４を介してそれぞれ電力合成されて、出
力端子１００に出力される。従って、該回路は、合成回
路として動作する。

第７図は、従来のブランチライン型電力分配合成回路の
回路図である。

第７図において、４第１１の１／４波長線路第１４乃至
第１７がリング状に接続され、線路第１４と線路第１５
の接続点が端子第１０に接続され、線路第１４と線路第
１７の接続点が端子Ｉｌｌに接続され、線路第１５と線
路第１６の接続点が端子第１２に接続され、線路第１６
と線路第１７の接続点が端子第１３に接続される。ここ
で、端子ｌｌＯ乃至第１３に接続される負荷又は信号源
のインピーダンスを２．とじ、線路第１４，第１６の各
特性インピーダンスを２１とし、線路第１５゜第１７の
各特性インピーダンスを２２としたとき、各インピーダ
ンスがｚ、−１丁７７Ｇを満足するように各インピーダ
ンスを設定することにより、各端子第１０乃至第１３に
おいて、インピーダンス整合を行うことができる。

以上のように構成されたブランチライン型電力分配合成
回路において、例えば、信号が端子ｔｉＯに入力される
とき、該信号が端子第１２と端子第１３に９０°の位相
差で電力分配されて出力され、端子ｉｌｌには信号が出
力されない。また、例えば、ある信号を端子第１２に入
力し、端子第１２に入力される信号よりも９０°だけ遅
れた信号を端子第１３に入力したとき、各信号が電力合
成された信号が端子第１１に出力され、端子第１０に信
号が現れない。さらに、例えば、ある信号を端子第１３
に入力し、端子第１３に入力される信号よりも９０°だ
け遅れた信号を端子第１２に入力したとき、各信号が電
力合成された信号が端子第１０に出力され、端子ｉｌｌ
に信号が現れない。すなわち、この回路Ｉこおいては、
１の端子に入力される信号が２通りの経路を通って別の
端子に同相又は逆相で出力されるため、入力線路間及び
出力線路間で電気的なアイソレーションを得ることがで
きる。

第８図は、従来の分布型電力分配回路の回路図である。

この回路は、近年マイクロ波モノリシック集積回路（以
下、ＭＭＩＣという。）の分野の研究において多く報告
されている、それぞれ３個のソース接地の電界効果トラ
ンジスタ（以下、ＦＥＴという。）で構成される２個の
分布型増幅器Ａ、、Ａ、を組み合わせたもので、上述の
回路と比較し、能動素子であるＦＥＴを用いていること
を特徴としている。

第８図において、４個のインダクタ（又は高インピーダ
ンスマイクロ波線路）１２９乃至１３２が直列に接続さ
れてなる直列回路の一端が抵抗１４１を介して終端され
、該直列回路の他端が入力端子１２０に接続される。ま
た、インダクタ１２９とインダクタ１３０の接続点Ｐ１
、インダクタ１３０とインダクタ１３１の接続点Ｐ３、
及びインダクタ１３１とインダクタ１３２の接続点Ｐ。

がそれぞれ、ＦＥＴ１２３，１２６の各ゲート、ＦＥＴ
１２４，１２７の各ゲート、及びＦＥＴＩ２５．１２８
の各ゲートに接続される。

さらに、４個のインダクタ（又は高インピーダンスマイ
クロ波線路）１３３乃至１３６が直列に接続されてなる
直列回路の一端が抵抗１４２を介して終端され、該直列
回路の他端が出力端子１２１に接続される。また、イン
ダクタ１３３とインダクタ１３４の接続点Ｐいインダク
タ１３４とインダクタ１３５の接続点ＰＩ％及びインダ
クタ１３５とインダクタ１３６の接続点Ｐアがそれぞれ
、上記ＦＥＴ１２３乃至１２５の各ドレインに接続され
る。

またさらに、４個のインダクタ（又は高インピーダンス
マイクロ波線路）１３７乃至１４０が直列に接続されて
なる直列回路の一端が抵抗１４３を介して終端され、該
直列回路の他端が出力端子１２２に接続される。また、
インダクタ１３７とインダクタ１３８の接続点Ｐ８、イ
ンダクタ１３８とインダクタ１３９の接続点Ｐｕｓ及び
インダクタ１３９とインダクタ１４０の接続点Ｐ、。が
それぞれ、ＦＥＴ１２６乃至１２８の各ソースに接続さ
れる。

以上のように構成された回路において、入力端子１２０
と抵抗１４１間、出力端子１２１と抵抗１４２間、及び
出力端子１２２と抵抗１４３間にはそれぞれ、各ＦＥＴ
１２３乃至１２８の寄生容量と上記インダクタ１２９乃
至１４０によって、分布定数線路と同様のＬＣラダー回
路型低域通過フィルタが構成される。ここで、各ラダー
回路型低域通過フィルタは、入力端子１２０と出力端子
１２１．１２２において、インピーダンス整合するよう
に設計される。

いま、上記各ＦＥＴ１２３乃至１２８のゲート・ソース
間、及びドレイン・ソース間の寄生容量をそれぞれ、Ｃ
第１、Ｃｄｌとすると、入力端子１２０１ご入力される
信号電圧は、各インダクタのインダクタンス値と上記寄
生容量値Ｃ，，で決定される遅延位相量で遅延された後
、各ＦＥＴＩ２３乃至１２８のゲート・ソース間に印加
される。これらの信号電圧は、各ＦＥＴ１２３乃至１２
８で増幅された後、各ＦＥＴ　ｌ　２３乃至１２８のド
レイン・ソース間に出力される。これらの信号電圧は互
いに、上記遅延位相量で決定される位相関係を有し、出
力端子１２１．１２２側のインダクタと寄生容量Ｃｄｌ
からなるＬＣラダー回路型低域通過フィルタによって、
出力端子１２１．１２２において同位相になるように修
正されかつ電力合成された後、各出力端子１２１，１２
２に電力分配されて出力される。

この電力分配回路において用いられるＦＥＴの数は一般
に、１個の分布増幅器当り３乃至７であり、該回路の動
作周波数帯域は数オクターブ以上である。なお、入出力
線路間のアイソレーションは、ＦＥＴの非可逆性によっ
て得られる。

なお、第８図の各ＦＥＴ１２３乃至１２８のドレインと
ゲートを入れ換えて接続し、端子１２１゜１２２を入力
端子とし、端子１２０を出力端子とすることにより、第
８図の回路を分布型電力合成回路として用いることがで
きる。

［発明が解決しようとする課題］ 上述の第６図及び第７図の従来の電力合成分配回路にお
いては、入出力端子におけるインピーダンス整合及び出
力端子間のアイソレーションを実現するために、１／４
波長線路が不可欠であるため、回路の小型化が困難であ
るとともに、ｌ／４波長という周波数依存性のため、使
用周波数帯域が一般に狭いという欠点があった。さらに
、各回路は相反回路であるため、入力端子と出力端子間
のアイソレーションを得ることが出来ないという問題点
があった。

上述の第８図の従来の電力分配回路は、多数のＦＥＴを
必要とするとともに、該ＦＥＴに比較し大きな形状のイ
ンダクタをＦＥＴの数の２倍程度必要とし、上記ＦＥＴ
やインダクタを密に配置しても、２ｍｍ角以下に小型化
することは容易ではなかった。

さらに、第７図のブランチライン型合成分配回路並びに
第８図の分布型分配合成回路は、入力端子数又は出力端
子数が２個に限られているので、多入力又は多出力の回
路を構成するためには、複数個の合成分配回路を組み合
わせる必要があり、端子数の増加とともに、基板におけ
る該回路の占有面積が著しく増大するという問題点があ
った。

また、第６図のウィルキンソン型分配合成回路において
も、マイクロストリップ線路等を用いて平面上のパター
ンで構成し集積化する場合には、入力端子数又は出力端
子数を２個にするのが実用上−船釣であり、該回路を多
端子化する場合には、上述と同様の問題点があった。

本発明の目的は以上の問題点を解決し、入出力端子間の
アイソレーションを得ることができるとともに、多端子
化が容易でありかつ従来に比較し大幅な小型化が可能な
マイクロ波多端子合成分配回路装置を提供することにあ
る。

［課題を解決するための手段］ 本願の第１の発明は、ゲート接地の複数個の第１の電界
効果トランジスタの各ソースがそれぞれ異なる複数個の
入力マイクロ波線路に接続されるとともに、上記６第１
の電界効果トランジスタのドレインが互いに接続されて
なる合成回路と、ドレイン接地の複数個の第２の電界効
果トランジスタの各ソースがそれぞれ異なる複数個の出
力マイクロ波線路に接続されるとともに、上記６第２の
電界効果トランジスタのゲートが互いに接続されかつ上
記６第１の電界効果トランジスタのドレインに接続され
てなる分配回路を備えたことを特徴とする。

また、本願の第２の発明は、少なくとも１個の上記出力
マイクロ波線路が、帰還回路を介して、少なくとも１個
の上記入力マイクロ波線路に接続されることを特徴とす
る。

さらに、本願の第３の発明は、上記６第１の電界効果ト
ランジスタのドレイン及び上記６第２の電界効果トラン
ジスタのゲートとアースとの間に、利得調整用抵抗を接
続することを特徴とする。

またさらに、本願の第４の発明は、上記６第１の電界効
果トランジスタのソース及び上記６第２の電界効果トラ
ンジスタのソースに、上記６第１の電界効果トランジス
タ及び上記６第２の電界効果トランジスタをそれぞれオ
ン又はオフにするためのバイアス電圧を印加する電圧印
加手段を接続することを特徴とする。

［作用］ 以上のように構成することにより、本願の第１の発明に
おいては、上記各入力マイクロ波線路を介して入力され
る各信号が、上記合成回路の上記６第１の電界効果トラ
ンジスタによって増幅された後電力合成され、該合成さ
れた信号が、上記分配回路の上記６第２の電界効果トラ
ンジスタに入力されて増幅され電力分配されて上記各出
力マイクロ波線路に出力される。

ここで、上記６第１の電界効果トランジスタの相互コン
ダクタンスが上記各入力マイクロ波線路の特性インピー
ダンスの逆数となるように、上記６第１の電界効果トラ
ンジスタの各ゲート幅を設定することによって、上記各
入力マイクロ波線路とのインピーダンス整合を実現でき
る。また、上記６第１の電界効果トランジスタの非可逆
性によって、上記各入力マイクロ波線路間での、並びに
、上記６第１の電界効果トランジスタのドレインから各
入力マイクロ波線路への、信号の伝達が行われない。

同様に、上記６第２の電界効果トランジスタの相互コン
ダクタンスが上記各出力マイクロ波線路の特性インピー
ダンスの逆数となるように、上記６第２の電界効果トラ
ンジスタのゲート幅を設定することによって、上記各出
力マイクロ波線路とのインピーダンス整合を実現できる
。また、上記各第２の電界効果トランジスタの非可逆性
によって、上記各出力マイクロ波線路間での、並びに、
上記各出力マイクロ波線路から上記各第２の電界効果ト
ランジスタのゲートへの、信号の伝達が行われない。

このように、入出力マイクロ波線路とのインピーダンス
整合、並びに、入出力マイクロ波線路間の電気的アイソ
レーションを実現できる。

また、本願の第２の発明においては、少なくとも１個の
上記出力マイクロ波線路が、帰還回路を介して、少なく
とも１個の上記入力マイクロ波線路に接続されることに
より、当該回路装置における入出力マイクロ波線路間の
利得の周波数特性を補正することができる。従って、該
周波数特性を、例えば所定の周波数まで平坦になるよう
に調整することができる。

さらに、本願の第３の発明においては、上記各第１の電
界効果トランジスタのドレイン及び上記各第２の電界効
果トランジスタのゲートとアースとの間に、利得調整用
抵抗を接続し、該抵抗の抵抗値を変化することによって
、当該回路における入出力マイクロ波線路間の利得を調
整することができる。

またさらに、本願の第４の発明においては、上記各第１
の電界効果トランジスタのソース及び上記各第２の電界
効果トランジスタのソースに、上記電圧印加手段を接続
することによって、上記各第１の電界効果トランジスタ
及び上記各第２の電界効果トランジスタをそれぞれオン
又はオフにすることができ、上記入力マイクロ波線路を
介して入力される信号、及び上記出力マイクロ波線路を
介して出力される信号の伝達経路の設定を任意に行うこ
とができる。

［実施例］ 以下、図面を参照して本発明の実施例について説明する
。

第１の実施例 第１図は本発明の第１の実施例であるＦＥＴを用いた３
人力３出力のマイクロ波合成分配回路の回路図であり、
該回路は、３個のゲート接地のＦＥＴ４１乃至４３と、
３個のドレイン接地のＦＥＴ５１乃至５３と、抵抗値Ｒ
を有する利得調整用抵抗７０から構成される。なお、上
記各ＦＥＴ４１乃至４３．５１乃至５３がそれぞれ、相
互コンダクタンスｇ、乃至ｇａｓを有するものとする。

第１図にむいて、特性インピーダンスｚｌを有する第１
の入力マイクロ波線路３１が入力端子Ｔ、を介してＦＥ
Ｔ４１のソースに接続され、特性インピーダンスＺ２を
有する第２の入力マイクロ波線路３２が入力端子Ｔ２を
介してＦＥＴ４２のソースに接続され、特性インピーダ
ンスＺ、を有する第３の入力マイクロ波線路３３が入力
端子Ｔ、を介してＦＥＴ４３のソースに接続される。Ｆ
ＥＴ４１乃至４３の各ドレインはともに接続され、抵抗
７０を介して接地されるとともに、ＦＥＴ５１乃至５３
の各ゲートに接続される。ＦＥＴ５１のソースは出力端
子Ｔ、を介して特性インピーダンスｚ４を有する第１の
出力マイクロ波線路６１に接続され、ＦＥＴ５２のソー
スは出力端子Ｔ。

を介して特性インピーダンスＺ、を有する第２の出力マ
イクロ波線路６２に接続され、ＦＥＴ５３のソースは出
力端子Ｔ、を介して特性インピーダンス２．を有する第
３の出力マイクロ波線路６３に接続される。

いま、各ＦＥＴ４１乃至４３．５１乃至５３がそれぞれ
相互コンダクタンスｇ、乃至ｇ＋＋＋ｓのみで記述可能
なＦＥＴであるとすると、第１図のマイクロ波合成分配
回路のＳパラメータは次式のようになる。なお、入出力
端子Ｔ１乃至Ｔ、の記号の添字を、Ｓパラメータの添字
として付与する。

１ｋ−Ｏｒ （ｊ−１，２，３；に−４，５，６）　　（２）（ｊ々
１．２．３；に−４，５，６）　（３）Ｓ、、−０，（
＋≠ｍ；　　ＩＩ　　ｍ−１，２，３゜及び１．ｍ−４
，５，６）（４） ここで、Ｓｌｌは各端子Ｔ、乃至Ｔ、における反射係数
、Ｓｌｋは出力端子Ｔ、乃至Ｔ、から入力端子Ｔ１乃至
Ｔ、への伝達係数、ＳｋＩは入力端子Ｔ１乃至Ｔ、から
出力端子ＴＩ乃至Ｔ、への伝達係数、５第１１は入力端
子ＴＩ乃至Ｔ１間並びに出力端子ＴＩ乃至Ｔ１間の伝達
係数である。

第１図の回路において、次式が成立するようにＦＥＴ４
１乃至４３．５１乃至５３の各ゲート幅を設定すると、 ｇ＋ａｌＺａｌ＝　１　　（ｉ　−１、２、・・・、６
）　　　（５）上記各入出力端子ＴＩ乃至Ｔ、における
反射係数Ｓ、はすべてゼロとなる。

上記（５）式が成立するように設定された第１図の回路
において、第１乃至第３の入力マイクロ波線路３１乃至
３３を介して入力端子Ｔ１乃至Ｔ。

に入力される各信号はそれぞれ、各ＦＥＴ４１乃至４３
によって増幅された後合成され、該合成された信号が、
各ＦＥＴ５１乃至５３によって増幅されて分配され、該
分配された各信号がそれぞれ、各出力端子Ｔ、乃至Ｔ、
を介して第１乃至第３の出力マイクロ波線路６１乃至６
３に出力される。

上記（５）式のように設定された第１図のマイクロ波合
成分配回路は、次の効果を有する。

（１）入力端反射係数ＳＩＩ＋　Ｓ！ｔ、Ｓ３３及び出
力端反射係数”４４＋　ＳＳ５＋　Ｓ＠＠がすべてゼロ
となるので、入出力線路３１乃至３３．６１乃至６３と
該回路との間のインピーダンス整合がとれる。

（２）逆方向伝達係数Ｓ＋ｈ　（ｊ−１，２，３；　ｋ
−４，５，６）がゼロとなるので、入力端子Ｔ。

乃至Ｔ、と出力端子Ｔ４乃至１０間の電気的分離を行う
ことができる。

＜３）入力端子ＴＩ乃至Ｔ、から出力端子Ｔ４乃至Ｔ、
への伝達係数Ｓｋ、が（３）式で表されるので、抵抗７
０の抵抗値Ｒを変化することによって、該回路の入出力
間の利得を変化できる。

また、ＦＥＴ４１乃至４３の各ソースは、各ＦＥＴ４１
乃至４３の非可逆性によって電気的に分離しているので
、各ソースに接続された第１乃至第３の入力マイクロ波
線路３１乃至３３間の電気的分離を行うことができる。

同様に、ＦＥＴ５１乃至５３の各ソースは、各ＦＥＴ５
１乃至５３の非可逆性によって電気的に分離しているの
で、各ソースに接続された第１乃至第３の出力マイクロ
波線路６１乃至６３間の電気的分離を行うことができる
。

さらに、入力マイクロ波線路３１乃至３３と出力マイク
ロ波線路６１乃至６３との間の間隔は、上述の第６図及
び第７図の従来の回路のようにｌ／４波長の長さを必要
としないので、ＦＥＴ４１乃至４３．５１乃至５３及び
抵抗７０によって構成されるマイクロ波合成分配回路を
、上記従来の回路に比較して大幅に小型化することがで
きる。

またさらに、第１図の回路は、第８図の従来の回路のよ
うに各ＦＥＴ間を接続するインダクタを必要とせず、ま
た入力側及び出力側のＦＥＴの数がそれぞれ入力端子数
及び出力端子数にｌ対ｌに対応する構成であるので、第
８図の回路に比較して大幅に小型化することができると
ともに、入力端子数及び出力端子数の増加を容易に行う
ことができる。

第２の実施例 第２図は、本発明の第２の実施例であるマイクロ波合成
分配回路の回路図であり、この回路は、第１の実施例の
回路にバイアス端子Ｔ、、、Ｔｂ、を設けたことを特徴
としている。なお、第２図において、第１図と同一のも
のについては同一の符号を付している。

この第２図の回路が第１図の第１の実施例の回路と異な
るのは、 （１）ＦＥＴ４１乃至４３の各ドレインとＦＥＴ５１乃
至５３の各ゲートとの間に、インダクタＬとキ、ヤパシ
タＣｃの直列回路を接続したこと、（２）インダクタＬ
とキャパシタＣｃの接続点Ｐ１、を、抵抗７０を介して
バイアス端子Ｔｂｌに接続するとともに、高周波短絡用
キャパシタＣ５１を介して接地したこと、 （３）ＦＥＴ５１乃至５３の各ドレインを、バイアス端
子Ｔｂ２に接続するとともに、高周波短絡用キャパシタ
Ｃｂ！を介して接地したこと、並びに（４）ＦＥＴ５１
乃至５３の各ゲートの接続点をバイアス設定用抵抗Ｒｇ
を介して接地するとともに、ＦＥＴ４１乃至４３．５１
乃至５３の各ソースをそれぞれ、各抵抗Ｒｂｌ乃至Ｒ０
を介して接地したことである。

以上のように構成したマイクロ波合成分配回路において
、バイアス端子”ｒ、、、Ｔ、、に所定の直流バイアス
電圧を印加することにより、すべてのＦＥＴ４１乃至４
３．５１乃至５３のバイアス設定を行うことができる。

また、第１の実施例と同様に、抵抗７０の抵抗値Ｒを変
化させることにより、入力マイクロ波線路３１乃至３３
から出力マイクロ波線路６１乃至６３に出力される信号
の利得を調整することができる。さらに、インダクタＬ
のインダクタンス値を調整することにより、各ＦＥ７４
１乃至４３．５１乃至５３の寄生容量の影響を抑圧し、
上記信号の利得を高周波領域まで所定のレベルで維持さ
せることができるという利点がある。

以上の第２の実施例において、各ＦＥＴ４１乃至４３．
５１乃至５３の各ソースをそれぞれバイアス調整用抵抗
Ｒｂ１乃至Ｒ１，を介して接地しているが、これに限ら
ず、抵抗Ｒｂｌ乃至Ｒ１に代えて、各ソースに該各ソー
スの直流電圧を制御する回路を接続し、各ソースに対応
するＦＥＴがオン又はオフとなる直流電圧を印加するこ
とにより、各端子Ｔ１乃至Ｔ、を選択的にイネーブルさ
せることができる。すなわち、入力端子Ｔ、乃至Ｔ、及
び出力端子Ｔ４乃至Ｔ、を介して入出力する信号の伝達
経路の設定を任意に行うことができる。

第３の実施例 第３図は、本発明の第３の実施例であるマイクロ波合成
分配回路の回路図であり、この回路は、第２の実施例の
回路に、ドレイン接地のＦＥＴ５４、ゲート接地のＦＥ
Ｔ４４、マイクロ波線路３４．６４、及び帰還用キャパ
シタＣｆ、にてなる帰還回路Ｆ、と、ドレイン接地のＦ
ＥＴ５５、ゲート接地のＦＥＴ４５、マイクロ波線路３
５，６５、及び帰還用キャパシタＣｆ、にてなる帰還回
路Ｆ、と、ドレイン接地のＦＥＴ５６、ゲート接地のＦ
ＥＴ４６、マイクロ波線路３６．６６、及び帰還用キャ
パシタＣｆ、にてなる帰還回路Ｆ、を設けたことを特徴
としている。なお、第３図において、第２図と同一のも
のについては同一の符号を付している。以下、上記相違
点について説明する。

第３図において、ＦＥＴ５１乃至５３の各ゲートは、Ｆ
ＥＴ５４のゲート・ソース、マイクロ波線路６４、帰還
用キャパシタＣｆ　、１マイクロ波線路３４、及びＦＥ
Ｔ４４のソース・ドレインを介して、ＦＥＴ４１乃至４
３の各ドレインに接続される。また、ＦＥＴ５１乃至５
３の各ゲートは、ＦＥＴ５５のゲート・ソース、マイク
ロ波線路６５、帰還用キャパシタＣｆ、、マイクロ波線
路３５、及びＦＥＴ４５のソース・ドレインを介して、
ＦＥＴ４１乃至４３の各ドレインに接続される。

さらに、ＦＥＴ５１乃至５３の各ゲートは、ＦＥＴ５６
のゲート・ソース、マイクロ波線路６６、帰還用キャパ
シタＣｆｉ、マイクロ波線路３６、及びＦＥＴ４６のソ
ース・ドレインを介して、ＦＥＴ４１乃至４３の各ドレ
インに接続される。

以上のように構成された第３図のマイクロ波合成分配回
路において、上記帰還回路Ｆｌ乃至Ｆ、を設けたので、
出力側の信号の一部を入力側に帰還し、所定の利得から
の利得の偏差の周波数特性を補正することが容易にでき
、己れによって、当該マイクロ波合成分配回路の動作周
波数帯域における利得の平坦化を容易に実現できる。

第４図は、第３の実施例の回路において、帰還用キャパ
シタの帰還容量Ｃｆ１（ｉ−１，２，３）を変化した場
合の該回路の相対利得の計算結果を示す周波数特性図で
ある。

第４図において、帰還容量Ｃｆ　＋がＯｐＦであるとき
は、第１の実施例の回路の周波数特性となる。該帰還容
量Ｃｆ、を徐々に増加させ、０．１５ｐＦとしたとき、
第４図に示すように、はぼ平坦な周波数特性を得ること
ができる。さらに、該帰還容量Ｃｆ、を増加させると、
周波数が高い領域で該回路の利得が減少する。従って、
適当な帰還回路Ｆｌ乃至Ｆ３を設定することにより、該
回路の利得の平坦化を実現できる。

以上の第３の実施例においては、帰還用キャパシタＣｆ
、を用いているが、これに限らず、他の種類の受動素子
又は能動素子にてなる帰還回路を用いてもよい。

以上の第３の実施例においては、入力端子数及び出力端
子数と、帰還回路数とを同一としているが、これに限ら
ず、異なるように構成してもよい。

第４の実施例 第５図（Ａ）は第２図のマイクロ波合成分配回路のため
の回路パターン例を示す第４の実施例のＭＭＩＧの平面
図、第５図（Ｂ）は第５図（Ａ）のＡ−Ａ’線について
の縦断面図、第５図（Ｃ）は第５図（Ａ）のＢ−Ｂ’線
についての縦断面図、第５図（Ｄ）は第５図（Ａ）のｃ
−ｃ’線についての縦断面図、第５図（Ｅ）は第５図（
Ａ）のＤ−Ｄ’線についての縦断面図である。第５図（
Ａ）乃至（Ｅ）において、第２図と同一のものについて
は同一の符号を付している。

第５図（Ａ）において、長方形状の半絶縁性ＧａＡｓ半
導体基板ｌの図上左側の略中央位置であってショットキ
ーゲート型ＦＥＴ（以下、ＭＥＳＦＥＴという。）４１
が形成される位置の上表面にに、該半導体基板ｌの上表
面から不純物イオンを注入して動作層１７を形成する。

該動作層１７の略中央位置に、ＭＥＳＦＥＴ４１のゲー
ト４１ｇが導体２ａ、２ｂと一体的に形成される。ここ
で、該ゲー）４１ｇの平面形状は第５図（Ａ）の上下方
向と平行する長手のゲート幅ｗ、とゲート長ｇ。

を有する長方形状である。さらに、ドレイン４１ｄとソ
ース４１ｓが、上記ゲー）４１ｇを間に挟んで、それぞ
れゲート４１ｇと所定の間隔だけ離れて、上記動作層１
７上にそれぞれ導体２０ａ。

２０ｂ１人力コグレナ線路３１の中心導体３と一体的に
形成される。ここで、ソース４１ｓとドレイン４１ｄの
各平面形状は長方形状であって、該ソース４１ｓとドレ
イン４１ｄの長手方向の辺が上記ゲート４１ｇのゲート
幅Ｗ、方向の辺と平行している。半導体基板ｌ内の動作
層１７上に上述のように公知の方法で形成されたゲート
４１ｇ。

ソース４１ｓ及びドレイン４１ｄによって、ＭＥＳＦＥ
Ｔ４１を形成している。

また、ＭＥＳＦＥＴ４１の第５図（Ａ）の回正下側の動
作層１７ａ、１７ｂ上にそれぞれ、ＭＥＳＦＥＴ４１と
同様に、ゲート幅Ｗ、とゲート長ｇ、を有するゲート４
２ｇ、ソース４２ｓ及びドレイン４２ｄを備えたＭＥＳ
ＦＥＴ４２と、ゲート幅Ｗ、とゲート長ｇ３を有するゲ
ート４３ｇ１ソース４３ｓ及びドレイン４３ｄを備えた
ＭＥＳＦＥＴ４３が形成される。さらに、ＭＥＳＦＥＴ
４１．４２．４３の第５図（Ａ）の図上右側の動作層１
８．１８ａ、１８ｂ上にそれぞれ、ＭＥＳＦＥＴ４１と
同様に、ゲート幅Ｗ、とゲート長ｇ、を有するゲー）５
１ｇ、ソース５１ｓ及びドレイン５１ｄを備えたＭＥＳ
ＦＥＴ５１と、ゲート幅Ｗ、とゲート長ｇ、を有するゲ
ート５２ｇ１ソース５２ｓ及びドレイン５２ｄを備えた
ＭＥＳＦＥＴ５２と、ゲート幅Ｗ、とゲート長ｇ、を有
するゲート５３ｇ１ソース５３ｓ及びドレイン５３ｄを
備えたＭＥＳＦＥＴ５３が形成される。

ＭＥＳＦＥＴ４１及び導体３の第５図（Ａ）の図上上下
両側の半導体基板ｌ上にそれぞれ、接地導体２ａ、２ｂ
が、導体３と所定の間隔Ｑ１だけ離れて、かつソース４
１ｓ付近では該ソース４１ｓを取り囲むように、ゲート
４１ｇと一体的に形成され、さらに、導体３上に絶縁層
１０ｉａを介して接地導体２ａ、２ｂを接続するブリッ
ジ導体ｌＯａが形成される。これら接地導体２ａ、２ｂ
と上記中心導体３によって、入力コプレナ線路３１を構
成している。

また、ＭＥＳＦＥＴ４２及び導体４の第５図（Ａ）の図
上上下両側の半導体基板ｌ上にそれぞれ、接地導体２ｂ
、２ｃが、導体４と所定の間隔Ｑ２だけ離れて、かつソ
ース４２ｓ付近では該ソース４２ｓを取り囲むように、
ゲート４２ｇと一体的に形成され、さらに、導体４上に
絶縁層１０ｉｂを介して接地導体２ｂ、２ｃを接続する
ブリッジ導体ｌＯｂが形成される。これら接地導体２ｂ
、２Ｃと上記中心導体４によって、入力コプレナ線路３
２を構成している。

さらに、ＭＥＳＦＥＴ４３及び導体５の第５図（Ａ）の
図上上下両側の半導体基板ｌ上にそれぞれ、接地導体２
ｃ、２ｄが、導体５と所定の間隔ｌ！、だけ離れて、か
つソース４３ｓ付近では該ソース４３ｓを取り囲むよう
に、ゲート４３ｇと一体的に形成され、さらに、導体５
上に絶縁層１Ｏ１Ｃを介して接地導体２ｃ、２ｄを接続
するブリッジ導体１０ｃが形成される。これら接地導体
２　ｃ　＋２ｄと上記中心導体５によって、入力コプレ
ナ線路３３を構成している。

またさらに、導体８の第５図（Ａ）の図上上下両側の半
導体基板ｌ上にそれぞれ、接地導体２ｇ。

２ｆがそれぞれ、導体８と所定の間隔ａ４だけ離れて形
成され、さらに、導体８上に絶縁層１０ｉｄを介して接
地導体２ｇ、２ｆを接続するブリッジ導体１０ｄが形成
される。これら接地導体２ｇ。

２ｆと上記中心導体８によって、出力コプレナ線路６１
を構成している。

また、導体７の第５図（Ａ）の図上上下両側の半導体基
板ｌ上にそれぞれ、接地導体２ｆ、２ｅがそれぞれ、導
体７と所定の間隔Ｑ、たけ離れて形成され、さらに、導
体７上に絶縁層１０ｉｅを介して接地導体２ｆ、２ｅを
接続するブリッジ導体ｌＯｅが形成される。これら接地
導体２ｆ、２ｅと上記中心導体７によって、出力コプレ
ナ線路６２を構成している。

さらに、導体６の第５図（Ａ）の図上上下両側の半導体
基板ｌ上にそれぞれ、接地導体２ｅ、２ｄｂがそれぞれ
、導体６と所定の間隔Ｑ、だけ離れて形成され、さらに
、導体６上に絶縁層１０ｉｆを介して接地導体２ｅ、２
ｄｂを接続するブリッジ導体１０ｆが形成される。これ
ら接地導体２ｅ。

２ｄｂと上記中心導体６によって、出力コプレナ線路６
３を構成している。

上述の接地導体２ｄ、２ｄｂは、さらに、ドレイン４１
ｄ、４２ｄ、４３ｄの第５図（Ａ）の図上右側であって
ドレイン５１ｄ、５２ｄ、５３ｄの図上左側に位置する
略長方形状の接地導体２ｄａと一体的に形成される。

ＭＥＳＦＥ７５１．５２．５３の第５図（Ａ）の図上左
側に位置する略長方形状の導体２２は、導体２ｄａ及び
半導体基板ｌ上に形成された絶縁層１９ａを介して、ド
レイン５１ｄ、５２ｄ、５３ｄと一体的に形成される。

上記導体２２、絶縁層１９ａ及び接地導体２ｄａによっ
て、公知の金属−絶縁体−金属キャパシタ（以下、ＭＩ
Ｍキャパシタという。）１５ａを構成しており、このＭ
ＩＭキャパシタ１５ａは、ＭＥＳＦＥＴ５１．５２．５
３の各ドレイン５１ｄ、５２ｄ、５３ｄに接続される高
周波接地用キャパシタである。

ＭＥＳＦＥＴ４１のドレイン４１ｄの第５図（Ａ）の図
上上側の半導体基板ｌ上に、導体２０ａが接地導体２　
ａ＊　２　ｄ　ａと所定の間隔だけ離れてドレイン４１
ｄと一体的に形成され、さらに、該導体２Ｏａ上に絶縁
層（図示せず。）を介して、接地導体２ａ、２ｄａを接
続するブリッジ導体ｌ。

ｇが形成される。該導体２０ａと接地導体２ａ。

２ｄａによってコプレナ線路を構成している。さらに、
該導体２０ａは、接地導体２ａの第５図（Ａ）の図上上
側の半導体基板１上に形成されるスパイラル形状の導体
２１の一端に接続され、該導体２１の他端は、導体２１
の一部の上に絶縁層（図示せず。）を介して形成される
ブリッジ導体１０ｍの一端に接続され、該ブリッジ導体
１０ｍの他端は導体２８の一端に接続される。ここで、
スパイラル形状の導体２１は、インダクタ第１（Ｌ）を
構成している。

ＭＥＳＦＥＴ４１のドレイン４１ｄとＭＥＳＦＥＴ４２
のドレイン４２ｄとの間の半導体基板１上に、導体２０
ｂが接地導体２ｂ、２ｄａと所定の間隔だけ離れてドレ
イン４１ｄ、４２ｄと一体的に形成され、さらに、該導
体２０ｂ上に絶縁層（図示せず。）を介して、接地導体
２ｂ、２ｄａを接続するブリッジ導体ｌＯｉが形成され
る。該導体２０ｂと接地導体２ｂ、２ｄａによってコプ
レナ線路を構成している。

ＭＥＳＦＥＴ４２のドレイン４２ｄとＭＥＳＦＥＴ４３
のドレイン４３ｄとの間の半導体基板ｌ上に、導体２０
ｃが接地導体２　ｃ＋　２　ｄ　ａと所定の間隔だけ離
れてドレイン４２ｄ、４３ｄと一体的に形成され、さら
に、該導体２０ｃ上に絶縁層（図示せず。）を介して、
接地導体２ｃ、２ｄａを接続するブリッジ導体１０ｈが
形成される。該導体２０ｃと接地導体２ｃ、２ｄａによ
ってコプレナ線路を構成している。

ＭＥＳＦＥＴ５１の第５図（Ａ）の図上右上側の接地導
体２ｇ上に、導体２５が絶縁層１９ｂを介して、半導体
基板ｌ上に形成される導体２６と一体的に形成される。

ここで、上記導体２５、絶縁層１９ｂ、及び接地導体２
ｇによって、高周波短絡用ＭＩＭキャパシタ１５ｂを構
成し、該ＭＩＭキャパシタ１５ｂと、上述のＭＩＭキャ
パシタ１５ａとともに、第２図における高周波短絡用キ
ャパシタＣｂｌとなる。

ＭＥＳＦＥ７５１のゲート５１ｇの第５図（Ａ）の図上
上側の半導体基板ｌ上に、導体２３ａが接地導体２ｄａ
、２ｇと所定の間隔だけ離れてゲート５１ｇと一体的に
形成され、さらに、該導体２３ａ上に絶縁層１０ｉｊを
介して、導体２２．２５を接続するブリッジ導体１０ｊ
が形成される。

該導体２３ａと接地導体２ｄａ、２ｇによってコプレナ
線路を構成している。さらに、該導体２３ａは、半導体
基板ｌ上に形成される導体２３ｄ１並びに、導体２４と
一体的に形成される。

ＭＥＳＦＥＴ５１のゲート５１ｇとＭＥＳＦＥＴ５２の
ドレイン５２ｇとの間の半導体基板ｌ上に、導体２３ｂ
が接地導体２ｄａ、２ｆと所定の間隔だけ離れてゲート
５１ｇ、５２ｇと一体的に形成され、さらに、該導体２
３ｂ上に絶縁層（図示せず。）を介して、接地導体２ｄ
ａ、２ｆを接続するブリッジ導体１０Ｍが形成される。

該導体２３ｂと接地導体２ｄａ、２ｆによってコプレナ
線路を構成している。

ＭＥＳＦＥＴ５２のゲート５２ｇとＭＥ　Ｓ　Ｆ　Ｅ７
５３のドレイン５３ｇとの間の半導体基板１上に、導体
２３ｃが接地導体２ｄａ、２ｅと所定の間隔だけ離れて
ゲート５２ｇ、５３ｇと一体的に形成され、さらに、該
導体２３ｃ上に絶縁層（図示せず。）を介して、接地導
体２ｄａ、２ｅを接続するブリッジ導体１０ｋが形成さ
れる。該導体２３ｃと接地導体２ｄａ、　２ｅによって
コプレナ線路を構成している。

上記導体２３ａの第５図（Ａ）の図上上側の半導体基板
ｌ上に、長方形状の導体２７が上記導体２８と一体的に
形成され、さらに、該導体２７上に絶縁層（図示せず。

）を介して上記導体２４が形成され、該導体２７、上記
絶縁層、及び導体２４によって、結合用ＭＩＭキャパシ
タ１２（Ｃｃ）を構成している。

上記導体２ｇ上に、導体２９が絶縁層（図示せず。）を
介して、それぞれ半導体基板ｌ上に形成される導体９，
１６と一体的に形成される。ここで、導体２９、上記絶
縁層、及び導体２ｇによって高周波短絡用ＭＩＭキャパ
シタ１４　（ｃｂ＋）　全構成している。

上記導体２３ｄと接地導体２ｄａの第５図（Ａ）の図上
上側端部２ｄａｃとの間の半導体基板ｌ内に予め不純物
イオンが注入され、これによって、導体２３ｄと接地導
体２ｄａを接続する抵抗１３ｃ（Ｒｇ）が形成される。

また、導体２８と導体９との間の半導体基板ｌ内に予め
不純物イオンが注入され、これによって、導体２８．９
を接続する抵抗１３（Ｒ）が形成される。さらに、導体
２６と導体１６との間の半導体基板ｌ内に予め不純物イ
オンが注入され、これによって、導体１６゜２６を接続
する抵抗１３ｂが形成される。ここで、導体１６はバイ
アス端子Ｔｋｌを構成し、導体２６はバイアス端子Ｔ１
を構成しているが、本実施例においては、導体１６．２
６を抵抗１３ｂを介して接続することにより、各バイア
ス端子Ｔ、、、　ＴＩを１つにまとめている。なお、抵
抗１３ｂの抵抗値を抵抗１３の抵抗値Ｒと同一値に設定
することにより、すべてのＭＥＳＦＥＴ４１乃至４３゜
５１乃至５３のドレイン・ソース間に同一のバイアス電
圧を印加することができる。

以上のように構成することにより、ＭＥＳＦＥＴ４１乃
至４３の各ドレイン４１ｄ乃至４３ｄが、導体２０、イ
ンダクタ第１．ブリッジ導体１０ｍ。

導体２８、抵抗１３及びＭＩＭキャパシタ１４を介して
接地導体２ｇに接続されて高周波的に接地され、また、
ＭＥＳＦＥＴ５１乃至５３の各ゲート５１ｇ乃至５３ｇ
が、導体２３ａ、２３ｄ及び抵抗１３ｃを介して接地導
体２ｄａに接続されて接地される。さらに、ＭＥＳＦＥ
Ｔ５１乃至５３の各ドレイン５１ｄ乃至５３ｄがＭＩＭ
キャパシタ１５ａ、１５ｂを介してそれぞれ、接地導体
２ｄａ、２ｇに接続されて高周波的に接地される。

以上のように構成されたマイクロ波合成分配回路は、第
２図の第２の実施例の回路と同様の効果と作用を有する
。また、本発明者の実験によれば、当該回路を１ｍｍ角
程度で実現でき、マイクロ波合成分配回路を従来に比較
して大幅に小型化できることが確かめられた。

以上の第４の実施例において、各ＭＥＳＦＥＴ４１乃至
４３．５１乃至５３を近接に配置して集中定数回路を介
して接続しているが、これに限らず、マイクロストリッ
プ線路、スロット線路等の公知のマイクロ波線路を介し
て接続するようにしてもよい。

以上の第４の実施例において、入出力線路としてコプレ
ナ線路を用いているが、これに限らず、マイクロストリ
ップ線路、又はスロット線路等の他の種類のマイクロ波
線路を用いてもよい。

他の実施例 以上の各実施例においては、３人力３出力のマイクロ波
合成分配回路について述べているが、これに限らず、２
人力２出力もしくは、４人力以上又は４出力以上の回路
を構成するようにしてもよい。また、以上の実施例にお
いては、入力端子数と出力端子数を同一としているが、
これに限らず、１人力多出力もしくは多入力ｌ出力の回
路を構成するようにしてもよい。

以上の第１乃至第３の実施例において、抵抗７０を設け
ているが、これに限らず、抵抗７０を設けなくてもよい
。

［発明の効果］ 以上詳述したように本願の第１の発明によれば、ゲート
接地の複数個の第１の電界効果トランジスタの各ソース
がそれぞれ異なる複数側の入力マイクロ波線路に接続さ
れるとともに、上記各第１の電界効果トランジスタのド
レインが互いに接続されてなる合成回路と、ドレイン接
地の複数個の第２の電界効果トランジスタの各ソースが
それぞれ異なる複数個の出力マイクロ波線路に接続され
るとともに、上記各第２の電界効果トランジスタのゲー
トが互いに接続されかつ上記各第１の電界効果トランジ
スタのドレインに接続されてなる分配回路を備えたので
、入出力マイクロ波線路とのインピーダンス整合、及び
入出力マイクロ波線路間の電気的アイソレーションを有
するマイクロ波多端子合成分配回路を実現できる。また
、第６図及び第７図の従来の回路のように１／４波長の
線路を必要としないので、該従来の回路に比較して大幅
に小型化できるとともに、広帯域な動作を実現できる。

さらに、第８図の従来の分布型分配合成回路のように、
多数のインダクタやｌ入力又はｌ出力画たり数個のＦＥ
Ｔを必要としないので、さらに小皿化することができる
。またさらに、入力数又は出力数を増加するためには、
上記第１の電界効果トランジスタ又は上記第２の電界効
果トランジスタをそれぞれ増加入出力数だけ追加すれば
よいので、回路寸法をほとんど変えないで容易に多端子
化を行うことができる。

また、本願の第２の発明によれば、少なくとも１個の上
記出力マイクロ波線路が、帰還回路を介して、少なくと
も１個の上記入力マイクロ波線路に接続されることによ
り、当該回路装置における入出力マイクロ波線路間の利
得の周波数特性を補正することができる。従って、該周
波数特性を、例えば所定の周波数まで平坦になるように
調整することができる。

さらに、本願の第３の発明によれば、上記各第１の電界
効果トランジスタのドレイン及び上記各第２の電界効果
トランジスタのゲートとアースとの間に、利得調整用抵
抗を接続し、該抵抗の抵抗値を変化することによって、
当該回路における入出力マイクロ波線路間の利得を調整
することができる。

またさらに、本願の第４の発明によれば、上記各第１の
電界効果トランジスタのソース及び上記各第２の電界効
果トランジスタのソースに、上記電圧印加手段を接続す
ることによって、上記各第１の電界効果トランジスタ及
び上記各第２の電界効果トランジスタをそれぞれオン又
はオフにすることができ、上記入力マイクロ波線路を介
して入力される信号、及び上記出力マイクロ波線路を介
して出力される信号の伝達経路の設定を任意に行うこと
ができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例であるマイクロ波合成分
配回路の回路図、 第２図は本発明の第２の実施例であるマイクロ波合成分
配回路の回路図、 第３図は本発明の第３の実施例であるマイクロ波合成分
配回路の回路図、 第４図は第３図の回路の相対利得の周波数特性を示す図
、 第５図（Ａ）は第２図の回路のだめの回路パターン例を
示すＭＭＩＣの平面図、 第５図（Ｂ）は第５図（Ａ）のＡ−Ａ’線についての縦
断面図、 第５図（Ｃ）は第５図（Ａ）のＢ−Ｂ’線についての縦
断面図、 第５図（Ｄ）は第５図（Ａ）のＣ−Ｃ″線についての縦
断面図、 第５図（Ｅ）は第５図（Ａ）のＤ−Ｄ’線についての縦
断面図、 第６図は従来のウィルキンソン型分配合成回路の回路図
、 第７図は従来のブランチライン型分配合成回路の回路図
、 Ｍ８図は従来の分布型分配回路の回路図である。 ３１．３２．３３・・・入力マイクロ波線路、４１．４
２．４３・・・ゲート接地のＦＥＴ。 ５１．５２．５３・・・ドレイン接地のＦＥＴ。 ６１．６２．６３・・・出力マイクロ波線路、７０・・
・利得調整用抵抗、 Ｒｍｌ乃至Ｒｈ、・・・バイアス設定用抵抗、Ｆｌ、Ｆ
、、Ｆ、・・・帰還回路、 Ｃｆｌ、Ｃｆｔ、Ｃｆｓ・・・帰還用キャパシタ。 特許出願人　株式会社　エイ・ティ・アール光電波通信
研究所 代理人　弁理士　青白　葆はか１名 第１図 第３図 第２図 第４図 第５図ＣＢ） 第５区（Ｃ）

Claims (4)

【特許請求の範囲】
1. （１）ゲート接地の複数個の第１の電界効果トランジス
   タの各ソースがそれぞれ異なる複数個の入力マイクロ波
   線路に接続されるとともに、上記各第１の電界効果トラ
   ンジスタのドレインが互いに接続されてなる合成回路と
   、 　ドレイン接地の複数個の第２の電界効果トランジスタ
   の各ソースがそれぞれ異なる複数個の出力マイクロ波線
   路に接続されるとともに、上記各第２の電界効果トラン
   ジスタのゲートが互いに接続されかつ上記各第１の電界
   効果トランジスタのドレインに接続されてなる分配回路
   を備えたことを特徴とするマイクロ波多端子合成分配回
   路装置。
2. （２）少なくとも１個の上記出力マイクロ波線路が、帰
   還回路を介して、少なくとも１個の上記入力マイクロ波
   線路に接続されることを特徴とする請求項１記載のマイ
   クロ波多端子合成分配回路装置。
3. （３）上記各第１の電界効果トランジスタのドレイン及
   び上記各第２の電界効果トランジスタのゲートとアース
   との間に、利得調整用抵抗を接続することを特徴とする
   請求項１記載のマイクロ波多端子合成分配回路装置。
4. （４）上記各第１の電界効果トランジスタのソース及び
   上記各第２の電界効果トランジスタのソースに、上記各
   第１の電界効果トランジスタ及び上記各第２の電界効果
   トランジスタをそれぞれオン又はオフにするためのバイ
   アス電圧を印加する電圧印加手段を接続することを特徴
   とする請求項１記載のマイクロ波多端子合成分配回路装
   置。