JPH02206831A - 全加算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高速動作する全加算回路に関する。

〔従来の技術〕

第８図は従来の全加算回路の一構成例を示し、昭和６２
年電子通信学会総合全国大会の「レベル保証回路付差分
動作形全加算器の検討」において発表され、また特開昭
６３−１２４１３３号公報にも開示されている。

第８図において、電源電位■。を論理“１”とし、また
接地電位ＧＭＤを論理“０”とする。

図中、１〜６は信号入力端子であり、端子ｌには被加数
信号Ａが、また端子２には被加数信号Ａの相補的な信号
Ｗがそれぞれ入力される。

端子３には加数信号Ｂが、また端子４には加数信号Ｂの
相補的な信号丁がそれぞれ入力される。

端子５には桁上げ入力信号Ｃｉｎが、また端子６には桁
上げ入力信号Ｃｉｎの相補的な信号で−が入力される。

２１及び２２は入力信号の排他的論理和（ＸＯＲ）信号
及び否定排他的論理和（ＸＮＯＲ）信号を生成して出力
する第１及び第２の論理回路である。第１の論理回路２
１への入力信号は上述の端子！、２．３及び４からそれ
ぞれ入力される被加数信号対Ａ、Ｘ及び加数信号対Ｂ、
πであり、出力信号は信号線２０１へ出力されるＸＮＯ
Ｒ信号及び信号線２０２へ出力されるＸＯＲ信号である
。また第２の論理回路２２への入力信号は、第１の論理
回路２１から信号線２０１．２０２への出力信号である
ＸＮＯＲ信号及びＸ０ＩＩ信号と、端子５及び６からそ
れぞれ入力される桁上げ入力信号対Ｃｉｎ。

τｎであり、出力信号は信号線２０３へ出力されるＸＯ
Ｒ信号及び信号線２０４へ出力されるＸＮＯＲ信号であ
る。

３１、３２及び３３はレベル保証回路である。第１のレ
ベル保証回路３１は第１の論理回路２１から信号線２０
１、２０２　ヘ出力されるＸＮＯＲ，ＸＯＲ信号ルヘル
を電源電位ｖｃｃまたは接地電位Ｇ０に保証して第２の
論理回路２２に与え、また第２のレベル保証回路３２は
第２の論理回路２２から信号線２０１．２０２へ出力さ
れるＸＮＯＲ，ＸＯＲ信号のレベルを電源電位ＶＣＣま
たは接地電位ＧＮＩに保証して後述する第１の反転増幅
回路８１及び第２の反転増幅回路８２に与える。

５１及び５２は伝達ゲート回路である。第１の伝達ゲー
ト回路５１は、端子５から入力される桁上げ入力信号Ｃ
ｉｎを第１の論理回路２１の再出力信号、即ちＸＮＯＲ
信号及びＸ０ＩＩ信号のレベルに応じて通過または遮断
させる。第２の伝達ゲート回路５２は、端子６から入力
される信号すｎを第１の論理回路２１の再出力信号、即
ちＸＮＯＲ信号及びＸＯＩ＋信号のレベルに応じて通過
または遮断させる。

６１は桁上げ信号抹消回路であり、第１の伝達ゲート回
路５１が通過させた桁上げ入力信号Ｃｉｎのレベルをｇ
号τまたは■のレベルに応じて制御する。

６２は桁上げ信号発生回路であり、第２の伝達ゲート回
路５２が通過させた桁上げ入力信号Ｃｉｎの相補的な信
号でコのレベルを信号ＡまたはＢのレベルに応じて制御
する。

この桁上げ信号抹消回路６１及び桁上げ信号発生回路６
２の出力信号は前述の第３のレベル保証回路３３により
電源電位ＶＣＣまたは接地電位Ｇ。に保証されて第３の
反転増幅回路８３及び第４の反転増幅回路８４に与えら
れる。

ここで、レベル保証回路３１．３２及び３３について説
明する。第８図にも示されている如く、レベル保証回路
３１（３２，３３）は二つのＰＭＯ５形トランジスタに
て構成され、それぞれのソースは共に電源電位ＶＣＣに
、ドレインは共に外部の端子に接続され、ゲートは他方
のドレインに相互に接続されている。

このようなレベル保証回路３Ｎ３２．３３）の動作は以
下の如（である、一方の端子の電位が接地電位Ｇ、１．
に転じるとその端子にゲートが接続されているトランジ
スタがオン状態に転じ、他方の端子に電源電位ＶＣｅが
現れる。この際、電源電位ＶＣＣが現れた端子にゲート
が接続されているトランジスタはオフ状態に転じる。即
ち、二つの端子の内の一方が接地電位ＧＮ６になれば他
方は必ず電源電位ＶＣＣとなる。

このようなレベル保証回路３１．３２及び３３を論理回
路２１．２２等に付加しない場合、たとえば第１の論理
回路２１はＮＭＯ５形トランジスタにて構成されている
ため、■？工をその闇値電位、■をソース入力電位とす
ると、ドレインの電位は ｖ−ｖ７Ｉｌ＜ＶｃＣ にまでしか達しない。

電源電位ＶＣＣに満たない信号がトランジスタに与えら
れた場合、電源電位ＶＣＣから接地電位Ｇ０へ直接電流
が流れることがあり、消費電力の増大あるいはノイズに
対するマージンの低下を招来する。このような事態を回
避するためにレベル保証回路３０３２．３３）が付加さ
れているのである。

第８図に示した従来の全加算回路全体の動作は以下の如
くである。

端子１．２にはそれぞれ被加数信号Ａ及びその相補的な
信号τが入力され、端子３，４にはそれぞれ加数信号Ｂ
及びその相補的な信号πが入力される。

第１の論理回路２１に被加数信号対＾、λ及び加数信号
対Ｂ、Ｕが入力されることにより、被加数信号Ａと加数
信号ＢのＸＮＯＲ信号及びＸＯＲ信号がそれぞれ第１の
論理回路２１から信号！２０１．２０２へ出力され、第
１のレベル保証回路３１によりそれぞれのレベルが保証
される。

第１の論理回路２１から信号線２０１．２０２へ出力さ
れたＸＮＯＲ信号及びＸＯＲ信号と、端子５，６に入力
された桁上げ入力信号Ｃｉｎとその相補的な信号τｉと
が第２の論理回路２２に入力されることにより、ＸＮＯ
Ｒ信号及びＸ０ＩＩ信号がそれぞれ第２の論理回路２２
カら信号ｇ２０３．２０４へ出力され、第２のレベル保
証回路３２によりそれぞれのレベルが保証される。

信号線２０３．２０４へ出力されたＸＮＯＲ信号及びＸ
ＯＲ信号はそれぞれ第１の反転増幅回路８１及び第２の
反転増幅回路８２に与えられ、第１の反転増幅回路８１
の出力信号は和信号Ｓとして端子７がら、また第２の反
転増幅回路８２の出力信号は和信号Ｓの相補的な信号丁
として端子８からそれぞれ出力される。

端子５，６にそれぞれ入力される桁上げ入力信号Ｃｉｎ
とその相補的な信号−は、第１の論理回路２１から信号
ｖＡ２０１．２０２へ出力されたＸＮＯＲ信号及びＸＯ
Ｒ信号により開閉制御される第１の伝達ゲート回路５１
及び第２の伝達ゲート回路５２にも入力されている。な
お、伝達ゲート回路５１及び５２は共に同一の信号にて
開閉制御されているので、同時に開閉する。

伝達ゲート回路５１５２の開閉に従って、桁上げ入力信
号Ｃｉｎ及びその相補的な信号でｎはそのまま信号＆Ｉ
２Ｏ３及び２０６へ出力されるが、または遮断される。

桁上げ入力信号Ｃｉｎ及びその相補的な信号てｎが伝達
ゲート回路５１．５２により遮断された場合には、桁上
げ信号抹消回路６１あるいは桁上げ信号発生回路６２に
おいて、被加数信号対Ａ、Ｘと加数信号対ＢＪとにより
信号が発生する。信号＆１１２０５及び信号＆＊２０６
には論理値“１”または“０”を保証する第３のレベル
保証回路３３と第３の反転増幅回路８３及び第４の反転
増幅回路８４が接続されているので、第３の反転増幅回
路８３の出力信号は桁上げ出力信号ＣＯとして端子９か
ら、第４の反転増幅回路８４の出力１８号は桁上げ出力
信号ＣＯの相補的な信号■として端子１０からそれぞれ
出力される。

第９図（ａｌ、　（ｂ）、　Ｔｅｌ及びｆｄｌは上述の
如く構成された従来の全加算回路における信号線２０３
及び２０４と和信号Ｓ、Ｔの波形を示す模式図である。

第９図（ａ）、　ｆｂｌ、　（Ｃ１及びｆｄ）において
、ＶＣＣは電源電位、Ｏは接地電位、ＶＴＩ、ＶＴＩ（
Ａ）、　ＶＴＩ（Ｂ）は反転増幅回路８１〜８４の闇値
電位を示す。

最初に、第９図（ａｌに示す如く、信号線２０３が電源
電位ＶＣＣに、信号線２０４が接地電位ＧＮｏにあると
する。信号線２０３及び２０４が時刻ＬＯにおいて変化
を開始する。まず、第９図（ｂｌに示す反転増幅器の闇
値電位がＶ□（Ａ）である場合について説明する。

時刻ｔ５において、信号ｖＡ２０３のレベルが反転増幅
器の闇値電位Ｖｔ＋（Ａ）を越えた時点で和信号Ｓのレ
ベルが変化し始め、時刻ｔ６において信号線２０４のレ
ベルが反転増幅器の闇値電位ｖＴｌ（Ａ）を越えた時点
から和信号Ｓの相補的な信号丁のレベルが変化し始める
。

第９図（Ｃ１に示す如き反転増幅器の閾値電位ｖｙ＋が
ｖｃｃ／２である場合には以下のようになる。

時刻ｔ４において信号線２０３及び２０４のレベルが反
転増幅器の閾値電位を越えた時点で和信号Ｓのレベル及
びその相補的な信号百のレベルの双方が同時に変化し始
める。

第９図＋ｄｌに示す反転増幅器の閾値電位がＶア、（Ｂ
）である場合は以下のようになる。

時刻ｔ１において信号線２０４のレベルが反転増幅器の
闇値電位Ｖｒ＋（Ｂ）を越えた時点で和信号Ｓの相補的
な信号τのレベルが変化し始め、時刻ｔ３において信号
線２０３のレベルが反転増幅器の闇値電位Ｖ□（Ｂ）を
越えた時点で和信号Ｓが変化し始める。

〔発明が解決しようとする課題〕

上述のような従来の全加算回路において、たとえば端子
７．８の相補的な和信号対Ｓ、Ｔの電位が変化する場合
について以下に考える。

反転増幅器８１〜８４の閾値電位はｖｙ＋であるから、
信号［２０３，２０４の電位がＶ？ｌを越えて反転増幅
器８１、８２が動作するまで、端子７．８の電位は変化
しない、いま、Ｖ□”　Ｖ　ｃｃ／２であるとすると、
第９図（ｅｌに示す如く、端子７．８の電位の変化は同
時に発生する。現実には、反転増幅器８１〜８４の閾値
電位をＶ　ｃｃ／２に制御することは困難であり、プロ
セス変動に伴って、Ｖｃｃ／２±αとなる。

第９図（ａｌに示す如く、反転増幅器の闇値電位がＶｒ
ｒ（Ａ）乃至Ｖア、（Ｂ）の間を変動する場合には、閾
値電位の変動により反転増幅器８１〜８４の動作は第９
図〜）＋　（ｃｌ、　（ｄｌにそれぞれ示す状態の間を
変動する。Ｆ！ｐち、閾値電位がＶｃｃ／２である場合
に比して、和信号Ｓはｔ３−　ｔ４だけ、その相補的な
信号ＩはＬ６−　ｔ４だけ遅れて変化し始める。このた
め、理想的な状態に比して動作速度が遅くなるという問
題がある。

本発明はこのような事情に鑑みてなされたものであり、
回路構成素子の閾値変動の影響を排することを可能とし
て、より高速動作可能な全加算回路の提供を目的とする
。

（ｉ１題を解決するための手段〕 本発明の全加算回路は、従来は反転増幅器により最終的
な相補的和信号対及び相補的桁上げ出力信号対を得てい
た構成に代えて、センスアンプ回路を使用する構成を採
っている。また、クロック同期を得るために、クロック
に同期したイコライズ信号により制御可能な構成をも採
っている。

〔作用〕

本発明の全加算回路では、センスアンプ回路により相補
的出力信号の電流差あるいは電圧差を検知して加算結果
の信号を出力する。また、イコライズ信号をクロック同
期させることにより、他の回路との同期が得られる。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明に係る全加算回路の第１の実施例の一構
成例を示す回路図である。なお、前述の第８図に示した
従来例と同一または相当部分には同一の参照符号を付与
しである。

第１図において、電源電位ＶＣＣを論理“１°とし、ま
た接地電位Ｇ０を論理“Ｏ”とする。

図中、１〜６は信号入力端子であり、端子１には被加数
信号Ａが、また端子２には被加数信号Ａの相補的な信号
Ｘがそれぞれ入力される。

端子３には加数信号Ｂが、また端子４には加数信号Ｂの
相補的な信号丁がそれぞれ人力される。

端子５には桁上げ入力信号Ｃｉｎが、また端子６には桁
上げ入力信号Ｃ３ｎの相補的な信号でトが人力される。

２１及び２２は入力信号の排他的論理和（ＸＯＲ）信号
及び否定排他的論理和（χＮＯＩ＋）１８号を生成し出
力する第１及び第２の論理回路である。第１の論理回路
２１への入力信号は上述の端子１．２．３及び４からそ
れぞれ入力される被加数信号対Ａ、Ｔ及び加数信号対Ｂ
、Ｕであり、出力信号は信号線２０１へ出力されるＸＮ
ＯＲ信号及び信号＆＊２０２へ出力されるＸＯＲ信号で
ある。また第２の論理回路２２への入力信号は、第１の
論理回路２１から信号＊２０１．２０２への出力信号で
あるＸＮＯＲ信号及びＸＯＲ信号と、端子５及び６から
それぞれ入力される桁上げ入力信号対Ｃｉｎ。

てｂであり、出力信号は信号線２０３へ出力されるＸＯ
Ｒ信号及び信号線２０４へ出力されるＸＮ０ＩＩ信号で
ある。

３１、３２及び３３はレベル保証回路である。第１のレ
ベル保証回路３１は第１の論理回路２１から信号線２０
１、２０２へ出力されるＸＮＯＲ，ＸＯＲ信号ルヘルを
電源電位ＶＣＣまたは接地電位Ｇ１１ｍに保証して第２
の論理回路２２に与え、また第２のレベル保証回路３２
は第２の論理回路２２から信号線２０１．２０２へ出力
されるＸＮＯＲ，ＸＯＲ信号のレベルを電源電位■。ま
たは接地電位ＧＮＤに保証して後述する第１のセンスア
ンプ回路４１の入力端子Ｔ′＆、び■に与える。なお、
第１のセンスアンプ回路４１の出力端子Ｙ及びＹはそれ
ぞれ端子７及び８に接続されている。

５１及び５２は伝達ゲート回路である。第１の伝達ゲー
ト回路５１は、端子５から入力される桁上げ入力信号Ｃ
ｉｎを第１の論理回路２１の再出力信号、即ちＸＮＯＲ
信号及びＸＯＲ信号のレベルに応じて通過または遮断さ
せる。第２の伝達ゲート回路５２は、端子６から入力さ
れる信号τｉを第１の論理回路２１の再出力信号、即ち
ＸＮＯＲ信号及びＸＯＲ信号のレベルに応じて通過また
は遮断させる。

６１は桁上げ信号抹消回路であり、第１の伝達ゲート回
路５１が通過させた桁上げ入力信号Ｃｉｎのレベルを信
号Ｘまたは■のレベルに応じて制御する。

６２は桁上げ信号発生回路であり、第２の伝達ゲート回
路５２が通過させた桁上げ入力信号Ｃｉｎの相補的な信
号テコのレベルを信号ＡまたはＢのレベルに応じて制御
する。

この桁上げ信号抹消回路６１及び桁上げ信号発生回路６
２の出力信号は前述の第３のレベル保証回路３３により
電源電位Ｖ（（または接地電位Ｇ。に保証されて第１の
センスアンプ回路４１の入力端子Ｔ及び１に与えられる
。なお第２のセンスアンプ回路４２の出力端子Ｙ及びＹ
はそれぞれ端子９及び１ｏに接続されている。

ここで、レベル保証回路３１．３２及び３３について説
明する。第１図にも示されている如く、レベル保証回路
３Ｈ３２，３３）は二つのＰＭＯ５形トランジスタにて
構成され、それぞれのソースは共に電′ａ電位ＶＣＣに
、ドレインは共に外部の端子に接続され、ゲートは他方
のドレインに相互に接続されている。

このようなレベル保証回路３Ｎ３２．３３）の動作は以
下の如くである。一方の端子の電位が接地電位ＧＮＤに
転じるとその端子にゲートが接続されているトランジス
タがオン状態に転じ、他方の端子に電源電位ＶＣＣが現
れる。この際、電源電位ＶＣＣが現れた端子にゲートが
接続されているトランジスタはオフ状態に転じる。即ち
、二つの端子の内の一方が接地電位ＧＮＩｌになれば他
方は必ず電源電位ＶＣＣとなる。

このようなレベル保証回路３１．３２及び３３を論理回
路２１．２２等に付加しない場合、たとえば第１の論理
回路２１はＮＭＯ５形トランジスタにて構成されている
ため、ｖｖｇをその閾値電位、■をソース入力電位とす
ると、ドレインの電位は ｖ　−ｖｔ、＜　ｖＣＣ にまでしか達しない。

電源電位ＶＣＣに満たない信号がトランジスタに与えら
れた場合、電１ｆｌｉ位ＶＣＣから接地電位ＧＮ１１へ
直接電流が流れることがあり、消費電力の増大あるいは
ノイズに対するマージンの低下を招来する。このような
事態を回避するためにレベル保証回路３Ｎ３２．３３）
が付加されているのである。

ここでセンスアンプ回路４１．４２について説明する。

第２図はセンスアンプ回路４１　（４２）の構成を示す
回路図である。

第２図において、Ｑ３１．　Ｑ３２は共にＰｒＩＯ３型
トランジスタであり、Ｑ３３．　Ｑ３４はＮＭＯ５型Ｏ
５ンジスタである。ＰＭＯ５型トランジスタＱ３１及び
Ｑ３２のソースが共に電源電位ＶＣＣに接続され、ＰＭ
Ｏ５型トランジスタＱ３１及びＱ３２のゲートが共にＰ
ＭＯ５型トランジスタＱ３１のドレイン、出力端子Ｙ及
びＮＭＯ５型トランジスタＱ３３のドレインに接続され
ている。また、ＰＭＯＳ型トランジスタＱ３２のドレイ
ンは出力端子Ｙ及びＮＦｌＯ５型トランジスタＱ３４の
ドレインに接続され、ＮＭＯ３型トランジスタＱ３３及
びＱ３４のソースが共に接地電位ＧＮＤに接続されてい
る。そしてＮＦＩＯ５型トランジスタＱ３３及びＱ３４
のゲートはそれぞれ入力端子Ｉ及びＴに接続されている
。

このようなセンスアンプ回路４Ｈ４２）の動作を第３図
の波形図を参照して説明する。なお、第３図（ａ）は信
号１２０３及び２０４のレベルを、同（ｂｌは第１のセ
ンスアンプ回路４１の出力信号、即ち和信号対Ｓ、３の
レベルを、同ｔｃ＋は前述の従来の全加算回路の和信号
対Ｓ、否のレベルをそれぞれ示している。

また従来の全加算回路に使用されている反転増幅器の闇
値電位をＶＴ＋とし、最初は信号、ｖ１２０３のレベル
が電源電位ＶＣＣに、信号線２０４のレベルが接地電位
Ｇ０にあるとする。

信号線２０３及び２０４が時刻ｔｏにおいて変化を始め
る。時刻【２において、入力される信号対の電位差、即
ち信号１２０３及び２０４の電位差がΔＶになるとセン
スアンプ回路が動作して、第３図（ｂｌに示す如く、和
信号対Ｓ、Ｔが同時に変化する。

従来の全加算回路では、第３ｖＩＪ（Ｃｌに示す如く、
時刻ｔ１において信号線２０４のレベルが反転増幅器の
閾値電位ｖｙ＋を越えた時点で和信号Ｓの相補的な信号
丁のレベルが変化し始め、時刻ｔ３において信号線２０
３のレベルの変化が反転増幅器の闇値電位Ｖア、を越え
た時点で和信号Ｓのレベルが変化し始める。

この場合、従来の全加算回路の和信号Ｓの相補的な信号
丁のレベルは、本発明の全加算回路の和信号の相補的な
信号丁に比して時刻ｔ２という早い時期に変化し始める
。しかし、従来の全加算回路の和信号Ｓのレベル変化は
、本発明の全加算回路の和信号対Ｓ、否がレベル変化を
始める時刻ｔ２よりは遅い時刻ｔ３において変化し始め
る。即ち、従来の全加算回路において、信号＊２０３及
び２０４のレベル変化が反転増幅器の閾値電位を越える
までは和信号対Ｓ、りのレベルは変化せず、結果的には
本発明の全加算回路の和信号対のレベル変化よりは遅く
なる。

第１図に示した本発明の全加算回路全体の動作は以下の
如くである。

端子１．２にはそれぞれ被加数信号Ａ及びその相補的な
信号Ｘが入力され、端子３，４にはそれぞれ加数信号Ｂ
及びその相補的な信号■が入力される。

第１の論理回路２１に被加数信号対Ａ、λ及び加数信号
対Ｂ、■が入力されることにより、被加数信号Ａと加数
信号ＢのＸＮ０ＩＩ信号及びＸＯＲ信号がそれぞれ第１
の論理回路２１から信号線２０１．２０２へ出力され、
第１のレベル保証回路３１によりそれぞれのレベルが保
証される。

第１の論理回路２１から信号線２０１．２０２へ出力さ
れたＸＮＯＲ信号及びＸＯＲ信号と、端子５．６に入力
された桁上げ入力信号Ｃｉｎとその相補的な信号τｎと
が第２の論理回路２２に入力されることにより、ＸＮＯ
Ｒ信号及びＸＯＲ信号がそれぞれ第２の論理回路２２か
ら信号ｖＡ２０３．２０４へ出力され、第２のレベル保
証回路３２によりそれぞれのレベルが保証される。

信号１２０３．２０４へ出力されたＸＮＯＲ信号及びＸ
ＯＲ信号はそれぞれ第１のセンスアンプ回路４１の入力
端子Ｔ及びｌに与えられる。第１のセンスアンプ回路４
１の出力端子Ｙからは和信号Ｓが端子７へ、出力端子Ｙ
からは和信号Ｓの相補的信号丁が端子８へそれぞれ出力
される。

端子５．６にそれぞれ入力される桁上げ人力信号Ｃｉｎ
とその相補的な信号“σπは、第１の論理回路２１から
信号線２０１．２０２へ出力されたＸＮｏＲｌｉ号及び
ＸＯＲ信号により開閉制御される第１の伝達ゲート回路
５１及び第２の伝達ゲート回路５２にも入力されている
。なお、伝達ゲート回路５１及び５２は共に同一の信号
にて開閉制御されているので、同時に開閉する。

伝達ゲート回路５１．５２の開閉に従って、桁上げ入力
信号Ｃｉｎ及びその相補的な信号で丘はそのまま信号線
２０５及び２０６へ出力されるか、または遮断される。

桁上げ入力信号Ｃｉｎ及びその相補的なｆｓ号邦が伝達
ゲート回路５１．５２により遮断された場合には、桁上
げ信号抹消回路６１あるいは桁上げ信号発生回路６２に
おいて、被加数信号対Ａ、Ｗと加数信号対ＢＪとにより
信号が発生する。信号線２０５及び信号線２０６には論
理値“１”を保証する第３のレベル保証回路３３と第２
のセンスアンプ回路４２とが接続されている。信号ｇ２
０５への出力信号は第２のセンスアンプ回路４２の入力
端子■へ、信号線２０６への出力信号は第２のセンスア
ンプ回路４２の入力端子Ｔへそれぞれ入力される。

第２のセンスアンプ回路４２の出力端子Ｙからは桁上げ
出力信号ＣＯの相補的な信号■が端子９へ、また出力端
子Ｙからは桁上げ出力信号ＣＯが端子１０へそれぞれ出
力される。

次に本発明に係る全加算回路の第２の実施例について、
その−構成例を示す第４図の回路図を参照して説明する
。なお、上述の第１図に示した第１の実施例の構成と同
一または相当部分には同一の参照符号を付与しである。

この第４図にその回路構成を示す第２の実施例が第１図
にその回路構成を示した第１の実施例と異なる点は、端
子１１から負論理のイコライズ信号１が入力され、この
イコライズ信号■が桁上げ信号抹消回路６１１桁上げ信
号発生回路６２及び第１のセンスアンプ回路４１．第２
のセンスアンプ回路４２に与えられ、更に第２の論理回
路２２と第２のレベル保証回路３２との間、及び桁上げ
信号抹消回路６１に備えられたイコライズトランジスタ
Ｑ５３のゲート桁上げ信号発生回路６２に備えられたイ
コライズトランジスタＱ５４のゲートと第３のレベル保
証回路３３との間にイコライズトランジスタＱ５１及び
Ｃ５２がそれぞれ介装されていて、そのゲートに接続さ
れている点である。

第５図はこの第２の実施例に使用されているイネーブル
付きセンスアンプ回路４１．４２の回路構成を示す回路
図である。

第５図に示されたイネーブル付きセンスアンプ回路４１
．４２はカレントミラー型に構成されている。

このセンスアンプ回路４１．４２の構成が第２図に示し
たセンスアンプ回路４１．４２と異なる点は、両ＮＭＯ
５型トランジスタＱ３３．　Ｃ３４のソースが直接接地
電位Ｇ１に接続されるのではなく　、ＮＭＯ５型トラン
ジスタＱ４１を介して接地電位Ｇ、に接続されている点
である。具体的には、両ＮＭＯ５型トランジスタＱ３３
．　　Ｃ３４のソースはＮＭＯ５型トランジスタＱ４１
のドレインに接続され、このＮ？ｌＯ５型トランジスタ
Ｑ４１のソースが接地電位Ｇ、ＩＤに接続され、そのゲ
ートにイネーブル端子Ｅを介してイコライズ信号■がイ
ネーブル信号として与えられている。

このようなセンスアンプ回路４１．４２は以下のように
動作する。

イネーブル端子Ｅに与えられているイコライズ信号１が
＠０”である場合、即ちディスエーブル状態である場合
は、ＩＩＩＭＯ３型トランジスタＱ４１がオフ状態にな
るため、このセンスアンプ回路４Ｈ４２）は動作しない
。

イネーブル端子已に与えられているイコライズ信号■が
“１”である場合、即ちイネーブル状態である場合は、
ＮＭＯ３型トランジスタＱ４１がオン状態になるため、
このセンスアンプ回路４１　（４２）は動作する。

第６図（ａｌ〜（幻は第４図に示した全加算回路の第２
の実施例の動作タイミングを示すタイミングチャートで
ある。

第６図（ａ）　〜（ｇｌにおイテ、ｖｃ、は”ｔｆｉｔ
位を、■はイコライズ信号、Ｖえ。はイコライズされた
電位を示している。また、第６図（ａｌはイコライズ信
号１を、第６図ｆｂｌは入力信号を、第６図（Ｃ１〜（
ｎはそれぞれ信号線２０３，２０４，２０５．２０６を
、第６図（ｇｌ　ハ出力信号Ｓ、ＣＯの波形をそれぞれ
示している。なお、（ｂｌ〜（ｇｌについては＠１”ま
たは１ｏ”のいずれがの電位であればよいことを示して
いる。但し、信号線２０１と２０２の電位、同２０３と
２０４（７）電位、同２０５と２０６の電位とはそれぞ
れ相補的である。

第６図（Ｍｌに示す如く、イコライズ期間中、即ちイコ
ライズ信号１が“０″である期間中は、この全加算回路
には、第６図山］に示す如く、データ入力は行われない
。この際、信号線２０１と２０２、同２０３と２０４、
同２０５と２０６とは、第６図ｆｃ１．　（ｄ＋、　（
８１及び（ｆｌに示す如くそれぞれイコライズトランジ
スタＱ５１及びＱ５２により等電位ｖ２゜にイコライズ
されている。

第１のセンスアンプ回路４１はディスエーブル状態であ
り、このため第１のセンスアンプ回路４１の出力端子は
共にハイインピーダンスとなる。より具体的には、ｌ１
ＭＯ５型トランジスタＱ４１がオフ状態にあるので、電
源電位ＶＣＣから接地電位Ｇ１への電流が遮断されてハ
イインピーダンス状態になる。

また、桁上げ信号抹消回路６１及び桁上げ信号発生回路
６２は、イコライズ期間中はイコライズトランジスタＱ
５３及びＱ５４がオフしているので動作しない。

イコライズ期間が終了してイコライズ信号几が“１″に
なると、第６図世）に示す如く、この全加算回路にはデ
ータ入力が行われ、各信号線２０１，２０２゜２０３．
２０４，２０５．２０６の電位が、第６図（Ｃ１〜ｆｆ
ｌに示す如く、電源電位ＶＣＣあるいは接地電位Ｇ、力
方向変化し始める。この際同時に第１のセンスアンプ回
路４１はイネーブル状態となるので、信号線２０３と２
０４及び信号線２０５と２０６とのそれぞれの電位差が
ΔＶになると、第１のセンスアンプ回路４１の出力信号
の電位が電源電位■。あるいは接地電位ＧＮ６となる。

第７図ｆａ＋、　（ｂ）はそれぞれ信号線２０３及び２
０４と、第１のセンスアンプ回路４１の出力信号である
和信号対Ｓ、りの信号波形を示す波形図である。

第７図において、（ａ）に示す如く、最初は信号線２０
３及び２０４の電位はイコライズ電位Ｖ！ａにあるとす
る。信号線２０３及び２０４の電位が時刻ｔＯにおいて
変化し始め、時刻ｔ７において信号線２０３と２０４と
の間の電位差がΔ■に達すると、第７図ｆｂｌに示す如
く、第１のセンスアンプ回路４１が動作して和信号対Ｓ
１丁がハイインピーダンス状態から同時に変化を開始す
る。即ち、時刻ｔ７と１０との間の時間差の僅かな遅れ
のみにて和信号対Ｓ、Ｔの電位変化が始まる。

従って、イコライズ信号１を本発明の全加算回路が組込
まれている装置のクロックに同期させれば、本発明の全
加算回路を全体と同期して動作させることが可能になる
。

なお、上記第１及び第２の両実施例においては、ＸＯＲ
信号及びＸＮＯＲ信号を発生するための第１の論理回路
２１及び第２の論理回路２２を第１図及び第４図に示す
如（構成しであるが、他の構成を採ることも勿論可能で
ある。

また、桁上げ信号抹消回路６１及び桁上げ信号発生回路
６２においては“０”レベルをアクティブとしているが
、″ｌ＃レベルをアクティブとすることも勿論可能であ
り、同様にレベル保証回路３Ｌ３２．３３は上記両実施
例では“１”レベルを保証するように構成しているが、
“０ルベルを保証するように、あるいは両レベルを保証
するように構成してもよいことは勿論である。

更に、センスアンプ回路４１．４２は、上記両実施例に
おいてはカレントミラー型に構成しているが、他の構成
を採ることも勿論可能である。

〔発明の効果〕

以上に詳述した如く、本発明の全加算回路によれば、回
路構成素子の閾値電位の変軸を排除することが可能にな
るので、より高速で動作可能な全加算回路が実現される
。また、イコライズ信号により制御することにより、他
の回路とのクロック同期をとることが可能になる。

【図面の簡単な説明】

第１図は本発明の全加算回路の第１の実施例の一構成例
を示す回路図、第２図はそのセンスアンプ回路の構成を
示す回路図、第３図はその動作状態を表すタイミングチ
ャート、第４図は本発明の全加算回路の第２の実施例の
一構成例を示す回路図、第５図はそのセンスアンプ回路
の構成を示す回路図、第６図及び第７図はその動作状態
を示すタイミングチャート、第８図は従来の全加算回路
の一構成例を示す回路図、第９図はその動作状態を示す
タイミングチャートである。 ２１．２２・・・論理回路　　３１　、３２．３３・・
・レベル保証回路　４１．４２・・・センスアンプ回路
　５１．５２・・・伝達ゲート回路　　６１・・・桁上
げ信号抹消回路　　６２・・・桁上げ信号発生回路　Ｑ
５１．Ｑ５２．Ｑ５３．Ｑ５４・・・イコライズトラン
ジスタ なお、各図中同一符号は同−又は相当部分を示す。 代 理 人 大 岩 増 雄 図 図 図 第 図 弔 図

Claims (3)

【特許請求の範囲】
1. （１）相補的な加数信号対、相補的な被加数信号対及び
   相補的な桁上げ入力信号対を入力とし、加算結果を示す
   第１の相補的な信号対及び桁上げの発生の有無を示す第
   ２の相補的な信号対を出力する全加算回路において、 前記第１の相補的な信号対の電位差または 電流差により相補的な和信号対を出力する第１のセンス
   アンプ回路と、 前記第２の相補的な信号対の電位差または 電流差により相補的な桁上げ出力信号対を出力する第２
   のセンスアンプ回路と を備えたことを特徴とする全加算回路。
2. （２）相補的な加数信号対及び相補的な被加数信号対を
   入力して第１の排他的論理和信号と第１の否定排他的論
   理和信号とを出力する第１の論理回路と、 該第１の論理回路から出力される前記第１ の排他的論理和信号と前記第１の否定排他的論理和信号
   との信号対に第１または第２の電位を保証する第１のレ
   ベル保証回路と、 前記第１の排他的論理和信号と前記第１の 否定排他的論理和信号及び相補的な桁上げ入力信号対を
   入力して第２の排他的論理和信号と前記第２の否定排他
   的論理和信号を出力する第２の論理回路と、 該第２の論理回路から出力される前記第２ の排他的論理和信号と前記第２の否定排他的論理和信号
   との信号対に前記第１または前記第２の電位を保証する
   と共に、前記第２の排他的論理和信号と前記第２の否定
   排他的論理和信号とを相補的な和信号対として出力する
   第２のレベル保証回路と、 前記第１の排他的論理和信号と前記第１の 否定排他的論理和信号の内の少なくとも一つを用いて、
   入力される前記相補的な桁上げ入力信号対をそれぞれ通
   過あるいは遮断せしめる第１及び第２のゲート回路と、 前記第１のゲート回路が遮断状態の時に前 記加数信号対及び前記被加数信号対により桁上げ発生信
   号を発生する桁上げ信号発生回路と、 前記第２のゲート回路が遮断状態の時に前 記加数信号対及び前記被加数信号対により桁上げ抹消信
   号を発生する桁上げ信号抹消回路と、 前記桁上げ信号発生回路及び桁上げ信号抹 消回路から出力される各信号に前記第１または前記第２
   の電位を保証すると共に、前記第１及び前記第２のゲー
   ト回路の出力を相補的な桁上げ出力信号対として出力す
   る第３のレベル保証回路と を備えた全加算回路において、 前記第２のレベル保証回路から出力される 前記第２の排他的論理和信号と前記第２の否定排他的論
   理和信号との電位差または電流差により相補的な和信号
   対を出力する第１のセンスアンプ回路と、 前記第３のレベル保証回路から出力される 前記第１及び前記第２のゲート回路の出力の電位差また
   は電流差により相補的な桁上げ出力信号対を出力する第
   ２のセンスアンプ回路と を備えたことを特徴とする全加算回路。
3. （３）相補的な加数信号対及び相補的な被加数信号対を
   入力して第１の排他的論理和信号と第１の否定排他的論
   理和信号とを出力する第１の論理回路と、 該第１の論理回路から出力される前記第１ の排他的論理和信号と前記第１の否定排他的論理和信号
   との信号対に第１または第２の電位を保証する第１のレ
   ベル保証回路と、 前記第１の排他的論理和信号と前記第１の 否定排他的論理和信号及び相補的な桁上げ入力信号対を
   入力して第２の排他的論理和信号と前記第２の否定排他
   的論理和信号を出力する第２の論理回路と、 該第２の論理回路から出力される前記第２ の排他的論理和信号と前記第２の否定排他的論理和信号
   との信号対に前記第１または前記第２の電位を保証する
   と共に、前記第２の排他的論理和信号と前記第２の否定
   排他的論理和信号とを相補的な和信号対として出力する
   第２のレベル保証回路と、 前記第１の排他的論理和信号と前記第１の 否定排他的論理和信号の内の少なくとも一つを用いて、
   入力される前記相補的な桁上げ入力信号対をそれぞれ通
   過あるいは遮断せしめる第１及び第２のゲート回路と、 前記第１のゲート回路が遮断状態の時に前 記加数信号対及び前記被加数信号対により桁上げ発生信
   号を発生する桁上げ信号発生回路と、 前記第２のゲート回路が遮断状態の時に前 記加数信号対及び前記被加数信号対により桁上げ抹消信
   号を発生する桁上げ信号抹消回路と、 前記桁上げ信号発生回路及び桁上げ信号抹 消回路から出力される各信号に前記第１または前記第２
   の電位を保証すると共に、前記第１及び前記第２のゲー
   ト回路の出力を相補的な桁上げ出力信号対として出力す
   る第３のレベル保証回路と を備えた全加算回路において、 所定の期間において、前記第２の排他的論 理和信号と前記第２の否定排他的論理和信号との電位を
   一致させるイコライズ手段と、 前記所定の期間において、前記桁上げ信号 発生回路及び桁上げ信号抹消回路の動作を禁じる手段と
   、 前記所定の期間外において、前記第２のレ ベル保証回路から出力される前記第２の排他的論理和信
   号と前記第２の否定排他的論理和信号との電位差または
   電流差により相補的な和信号対を出力し、前記所定の期
   間中は動作しない第１のセンスアンプ回路と、 前記所定の期間外において、前記第３のレ ベル保証回路から出力される前記第１及び前記第２のゲ
   ート回路の出力の電位差または電流差により相補的な桁
   上げ出力信号対を出力し、前記所定の期間中は動作しな
   い第２のセンスアンプ回路と を備えたことを特徴とする全加算回路。