JPH02206832A - 乗算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイ、クロプログラム制御方式に基づく符号付
き数同士あるいは符号なし数同士の乗算を行う乗算器に
関する。

従来の技術 従来の乗算器としては１例えば「インブルーブト　アプ
ローチ　トウ　ジ　ユース　オプ　ブースマルティブリ
ケイシ目ン　アルゴリズム」、アイｅビー・エム　テク
ニカル　ディスクロージャブリティン、２７巻１１号、
１９８５年４月（”　Ｉｍｐｒｏｖｅｄ　ａｐｐｒｏａ
ｃｈ　ｔｏ　ｔｈｅ　ｕｓｅ　ｏｆ’Ｂｏｏｔｈ’ｓ　
　ｍｕｌｔｉｐｌｉｃａｔｉｏｎ　　ａｌｇｏｒｉｔｈ
ｍ　　”ＩＢＭ　Ｔｅｃｈｎｉｏａｌ　Ｄｉｓｃｌｏｓ
ｕｒｅ　Ｂｕｌｌｅｔｉｎ　。

Ｖ　ｏ　ｌ　、　２７　＋　＆１１　ｅムｐｒ、１９８
５）に示されている。

１、発明の名称 乗算器 ２、特許請求の範囲 （１）波乗数と乗数との絶対直の大小関係を識別する絶
対直大小比較手段と、前記絶対直大小比較　３゜手段に
よシ前記肢乗数と前記乗数とを絶対直の大きい方と大き
くない方とに選別する選別手段と、前記選別手段の出力
のうち杷対値の大きい方を保持する第一の保持手段と、
前記選別手段のうち絶対僅の大きくない方分保持する第
二の保持手段とを備え、前記第二の保持手段に保持され
た１直の絶対直で処理ステップ数を決定することを特長
とする乗算器。

鰺）前記第二の保持手段が処理ステップ毎に逐次最小有
意ビット側ヘシフトしシフトした内容を保持するシフト
レジスタであう、更に前記シフトレジスタの内容に従っ
て前記第一の保持手段に保持された数の倍数を処理ステ
ップ毎に生成する部分積生成手段と、前記部分積生成手
ＲＫ第６図はこの従来の乗算器のブロック図を示すもの
であシ、いわゆるブースの乗算器と呼ばれる重複型の多
数ビット操作を行う乗算器の一形式である。以下ｎを乗
数、被乗数のビット長とする。

同図において１は最小有意ビット（以下ＬＳＢと略す）
側（以上有と略す）へ２ビット単位でシフトすることが
できる２ｎピツト長の部分積シフトレジスタ、２は右へ
２ビット単位でシフトすることができるｎビット長の乗
数シフトレジスタ、３は乗数シフトレジスタ２〜からの
桁あぶれを保存するだめの１ビツトの桁上げフラグ、４
はｎピット長の被乗数シフトレジスタ、６は被乗数の値
を（以下ＭＳＢと略す）側（以下左と略す）へ１ピツト
シフトすることのできるシフタ、６は乗数シフトレジス
タ２の下位２ビツト及び桁上げフラグ３からの合計３ビ
ツトを解読するブースのデコーダ、７は部分積と被乗数
の倍数の間で加算または減算を実行することのできる２
人力演算ユニットである。

以上のように構成された従来の乗算器について。

以下にその原理を説明する。

乗算の方法としてブースのアルゴリズムが広く使われて
いる。この従来例の乗算器は３ビツトのブースのアルゴ
リズムを応用したもので１乗数の左側から３ビツト（そ
の内１ビットはオーバーラツプする）ずつを切シ出して
被乗数の倍数を生成し、各ステップ毎の被乗数の倍数を
シフトしながら累算することによって積を求める。第１
表はこのアルゴリズムに基づいたブースのデコーダ６の
解読表で、乗数シフトレジスタ２の下位２ビツトと桁上
げフラグ３の合計３ビツトを解読してシフタ６のシフト
量と演算ユニット７の演算を決定するためのものである
。

以上のように構成された従来の乗算器について以下にそ
の動作を説明する。初めに、乗数ならびに被乗数をそれ
ぞれ乗数シフトレジスタ２と被乗数シフトレジスタ４に
書き込む。部分積シフトレジスタ１と桁上げ７ラグ３を
０にクリアする。次にブースのアルゴリズムに従ってブ
ースのデコーダ６が乗数シフトレジスタ２の下位２ビツ
トと桁上げフラグ３を解読し、シフタ６に対し指示を出
して被乗数の倍数を決定させる。更に２人力演算ユニッ
ト７において、上で得られたデコード結果に従い被乗数
の倍数と部分積シフトレジスタ１の上位ｎビットを加算
または減算する。演算結果は部分積シフトレジスタ１の
上位ｎビットへ格納される。最後に部分積シフトレジス
タ１全体の内容は右へ２ビツト算術シフトされる。乗数
シフトレジスタ２の内容は右へ２ビツトシフトされる。

桁上げフラグ３の内容は、常に乗数シフトレジスタ２の
ＬＳＢからあふれたビットで更新される。

以上の乗算ステップは、ｎ÷２（割シ切れない場合は小
数以下切り上げ）回縁シ返される。乗算結果は１乗算ス
テップをｎ÷２（小数以下切り上げ）回繰り返した後の
部分積シフトレジスタ１に得られている。

以上は、３ビツトのブースのアルゴリズムを用いた従来
の乗算器について説明したものであるが。

４ビツト以上のブースのアルゴリズムを用いた乗算器も
回磁である。即ち１ｍビットのブースのアルゴリズムを
用いた従来の乗算器においては、被乗数の倍数の生成と
演算ユニット７の演算の種類はブースのデコーダｅにお
いて乗数シフトレジスタ２の下位（曹−１）ビットと桁
上げフラグ３とから決定される。シック６０代シに倍数
発生器を使用して、上で決定した被乗数の０から２の（
１！−２）乗倍までの値の内の一つを被乗数の倍数とし
て発生させる。この被乗数の倍数は演算ユニット７によ
シ部分積シフトレジスタ１の上位ｎビットに対し加算ま
たは減算され、演算結果は再び部分積シフトレジスタ１
の上位ｎビットに格納される。最後に１部分積シフトレ
ジスタ１の内容は右へ２ビツト算術シフトされ１乗数シ
フトレジスタ２の内容は桁上げフラグ３と一体となって
右へ（ｍ−１）ビットシフトされる。以上の乗算ステッ
プは、ｎ÷（ｍ−１）回（小数部切り上げ）繰シ返され
る。最終的に２ｎビツトの積が部分、債シフトレジスタ
１に得られる。

発明が解決しようとする課題 しかしながら上記のような構成では１乗数・被乗数がど
のような１直であっても常に乗算の実行にｎ÷２（小数
以下切シ上げ）クロックを要する。

例えばある数に０や１を乗する場合結果は明白であるが
、このような場合でもｎ÷２１Ｅ］の乗算ステップを実
行しなければならず、多くのむだな処理に時間を費やす
という間櫃点を有していた。

更に、処理する基本データのビット長が３２ビツト（ワ
ード長）でマイクロプログラムによシ制御されるような
従来の乗算器では、ワード長・ノ・−フワード長・バイ
ト長データ同士の乗算を行うためにそれぞれ３つの別個
のマイクロプログラムを書く必要があった。乗算の１ス
テップ動作に対して１行のマイクロプログラムが対応す
るならば各サイズ同土間の乗算に対して少なくとも（３
２＋１ｅ＋ｓ）行４のマイクロプログラムが必要になる
。これはかなりの量の制御記憶容量の消費である。

またこの間■を避けるために１乗算ステップを表すマイ
クロプログラム−行を必要な回数だけループで回す方法
がある。しかし、／Ｌ／−プを回した回数を数えるカラ
ンタと、規定の回数だけ回ったときにループから抜は出
し次の処理に移る機構が制御部のハードウェアとして増
加する。

本発明はかかる点に鑑み、マイクロプログラム制御方式
による乗算器で乗算を行う際、積が得られた時点で乗算
処理を打切シ乗算の平均実行時間を短縮すると共に１乗
算処理を記述したマイクロプログラムの記憶容量を圧縮
することを目的とする。

課題を解決するだめの手段 本発明は上記の課題を解決するため、被乗数と乗数との
絶対値の大小関係を識別する絶対値大小比較手段と、前
記絶対値大小比較手段により前記被乗数と前記乗数とを
絶対直の大きい方と大きくない方とに選別する選別手段
と、前記選別手段の出力のうち絶対値の大きい方を保持
する第一の保持手段と、前記選別手段の出力のうち絶対
直の大きくない方を保持する第二の保持手段とを備え。

前記第二の保持手段に保持された値の絶対値で処理ステ
ップ数を決定することを特長とする乗算器である。

作用 本発明は１乗算の完了を判定する装置を採用したことに
よ）乗算の途中終了を検知し、不必要な乗算ステップの
実行が削除される。更に乗算に使われる２つのオペラン
ドの内也対直が小さい方を乗数とし、他方を被乗数とす
るというアルゴリズムを導入することにより、上記乗算
ステップの繰シ返しの打ち切シを最も早い時期に行うよ
うに最適化できる。本発明によりマイクロプログラムに
より制御された乗算器において、むだな処理を省くこと
によシ効率的な乗算を実現し、結果として乗算実行の高
速化を達成する。

更に１乗算処理の完了を検知するまで１乗算ステップを
操り返すという記述を導入し、マイクロプログラムのサ
イズを極めてコンパクトにすることが可能である。

実施例 以下本発明の実施例の乗算器について、図面を参照しな
がら説明する。

第一の実施例・は本発明において２の補数表示数同士あ
るいは符号なし数同士の乗算を行なうための乗算器の一
例である。第１図は本発明の第一の実施例における乗算
器のブロック構成図である。

各図面において、同一物については共通の番号を使用し
ている。以下の記述中で被乗数を記号ムで。

乗数を記号Ｂで、得られた最終結果の積を記号Ｐで表す
。また被乗数ム、乗数Ｂ、得られる積Ｐの語長をｎビッ
トとする。第１図において、１はｎビット長の部分積レ
ジスタ、２は右へ２ビット単位でシフトすることができ
るｎビット長の乗数シフトレジスタ、３は乗数シフトレ
ジスタ２のＬＳＢからの桁あぶれを保存するための１ピ
ツトの桁上げフラグ、４は左へ２ビット単位でシフトす
ることができるｎビット長の被乗数シフトレジスタ。

５は被乗数の値を左へ１ビツトシフトすることのできる
シック、６は乗数シフトレジスタ２の下位２ビツト及び
桁上げ７ラグ３からの合計３ビツトを解読するブースの
デコーダ、７は部分積と被乗数の倍数の間で加算または
減算を実行することのできる２人力演算ユニット、８は
マイクロプログラム生成部を含み本実施例の乗算器全体
の動作を管理する制御部、９は複数のｎビット長のレジ
スタを含むレジスタ７アイ／Ｉ／、１０は乗数シフトレ
ジスタ２の全ビットが０または全ピットが１であること
を検出するだめの終了判定装置、１１は乗数シフトレジ
スタ２の出力または部分積レジスタ１の出力のいずれか
を選び２人力演算ユニット７に対する一方の入力とする
ためのｎビット長の選択装置である。

以上のように構成されたこの実施例の乗算器について、
以下にその動作を説明する。

初めに１乗算計算に入る前に、被乗数ム及び乗ａＢを被
乗数シフトレジスタ３と乗数シフトレジスタ２に、必要
ならばムとＢを交換して格納する。

乗算の場合交換法則によシ被乗数と乗数を交換しても積
は等しいので、後で終了判定装置１０によシできるだけ
早く乗算を途中で終了させられるように割り付けること
を考える。この人、Ｂのどちらを被乗数シフトンジス２
３１乗数シフトレジスタ２それぞれに割当てるかを判定
する判定アルゴリズムを第２表に示す。

第２表　乗数・被乗数の選択アルゴリズム注１）どちら
でもよいので交換しなくて済む方がよい。

第２表に基づき被乗数ムと乗数Ｂを被乗数シフトレジス
タ３または乗数シフトレジスタ２に割り付ける。割シ当
ての方針は、左側から０または１が多く連続して含まれ
ている方、即ちムとＢの内絶対１直の小さい方を乗数と
することである。そのためにまずレジスタ７アイ／Ｌ’
９に納められていた当初の乗数ならびに被乗数をそれぞ
れ乗数シフトレジスタ２と被乗数シフトレジスタ３に仮
に書き込む。この際選択装置１１は乗数シフトレジスタ
２の出力を選択している。最初、被乗数シフトレジスタ
３の出力である被乗数ムの値はシフタ６を素通りする。

制御部８はムとＢの符号を見て次の制御を行う。

（１）　　ムとＢの符号が同じ場合 ２人力演算ユニット７においてＢからムを減する。

？）ムとＢの符号が異なる場合 ２人力演算ユニット７においてＢとムを加える。

２人力演算ユニット７では選択装置１１を通った乗数シ
フトレジスタ２の出力と、シフタ６を素通シした被乗数
シフトレジスタ３の出力を２つの入力として受ける。制
御部８は被乗数ムと乗数Ｂの符号を見て、演算ユニット
７に加算または減算のいずれを行うかを指示する。制御
部８は２人力演算ユニット７の演算結果を見て第２表の
判定を行う。判定の結果、 （１）　　ムとＢを乗数シフトレジスタ２．被乗数シフ
トレジスタ３に逆に格納されている場合再びレジスタフ
ティ／Ｉ／９から読み出して乗数ならびに被乗数をそれ
ぞれ被乗数シフトレジスタ３と乗数シフトレジスタ２に
前とは逆に書き込む。

？）　ムとＢが乗数シフトレジスタ２．被乗数シフトレ
ジスタ３に正しく格納されている場合側もしない。

第２表のアルゴリズムに基づいて、被乗数シフトレジス
タ３と乗数シフトレジスタ２に乗数と被乗数が格納され
るようすを第２図に流れ図で示した。

他方部分積レジスタ１と桁上げフラグ３には初期値０を
格納しておく。既に被乗数シフトレジスタ３１乗数シフ
トレジスタ２に格−泊された新しい被乗欽ム１乗ｄＢに
基づき、以下に述べるｉｌ）〜１カの乗算ステップを繰
シ返す。乗算ステップの繰り返しの間は常に選択装置１
１によシ部分漬レジスタ１の出力を選択しておく。この
実施例においては３ビツト解読のブースのアルゴリズム
を用いている。ブースの乗算器の解読表を第３表に示す
。

乗算ステップの動作の流れを第３図に示す流れ図に沿っ
て説明する。

（１）第３表に従いブースのデコーダ６、注乗数シフト
レジスタ２の下位２ビツト及び、府上げ７ラグ６からの
合計３ビツトを解読し、第４表のようにシフタ６を制御
して被乗数ムの倍数を発生させる。

（２）２人力演算ユニット７において先に求めた被乗数
ムの倍数と１選択装置１１の出力即ち部分積レジスタ１
の内容をブースのデコーダ６の指示名４表により演算（
加算、Ｊ、算のいずれか）を行う。

（３）　　この演算結果は再び部分積レジスタ１に格納
される。

４）次いで乗数シフトレジスタ２の内容は桁上げフラグ
３と一体となって２ビツト右に算術シフトされる。

（６）被乗数シフトレジスタ３の内容は２ビツト左にシ
フトされる。

（６）第６表に基づき、終了判定装置１ｏにより乗算を
終了してよいかど、うかを判定する。

（７）終了判定装置１Ｑが終了を判定したら制御部８は
乗算を終了する。さもなくば（１）へ突る。

第３表　制御部８の制御と各部の動作 性２）　　ＰＰは部分積を、ムは被乗数を表す。

第４表　演算に伴う各部の動作 注３）ＩＰは部分積レジスタ１側の、Ｘムは被乗数シフ
トレジスタ３側の演算ユニット７０入力を表す。

注４）米は何を行ってもよいことを示す。

第６表　終了判定装置１ｏの判断 従来例の乗算器では上に述べた０）〜（６）の乗算ステ
ップをｎ÷２回繰シ返して積Ｐが得られる。しかし乗算
ステップの途中で乗数シフトレジスタ２内の残シの走査
すべきピットが全て０もしくは全て１になった場合、そ
れ頃降の乗算ステップにおいては何も行わない操作が続
くだけである。また部分積レジスタ１には常に正しい位
取シの部分積が格納されておシ、この時点で処理を終了
させても正しい積が部分積レジスタ１に得られている。

第二の実施例は本発明において２の補数表示数同士ある
いは符号なし数同士の乗算を行なうための乗算器の別の
構成例である。第４図は本発明の第二の実施例における
乗算器のブロック構成図である。同口において１はｎビ
ット長の部分積レジスタ、２は右へ２ビット単位で算術
シフトすることができるｎビット長の乗数シフトレジス
タ、３は乗数シフトレジスタ２のＬＳＢからの桁あぶれ
を保存するための１ビツトの桁上げフラグ、６は入力値
を０ピツトまたは１ビツト左にシフトすることのできる
ｎビット長のシフタ、６は乗数シフトレジスタ２の下位
２ビツト及び桁上げフラグ３からの合計３ビツトを解読
するブースのデコーダ。

８はマイクロプログラム生成部を含み本実施例の乗算器
全体の動作を管理する制御部、９は複数のｎビット長の
レジスタを含むレジスタファイ／ｌ／。

１ｏは乗数シフトレジスタ２の全ビットが０または全ビ
ットが１であることを検出するための終了判定装置、１
２はｎビット長の信号を通過または反転させる信号反転
器、１３はｎビット長の２人力加算器、１４は乗数と被
乗数のどちらが大きいかを判断するための絶対値大小比
較器、１６は入力値を２ビツト左だシフトするｎビット
長の２ビツトシフタである。

第二の実施例の乗算器の原理は第一の実施例と同じであ
る。以下に第二の実施例の動作を説明する。

初めに、被乗数と乗数はレジスタファイ／Ｌ／９に格納
されている。被乗数と乗数の絶対適の大小を比較するた
め、絶対値大小比較器１４を用いる。

レジスタファイル９よシ読みだした被乗数と乗数を絶対
値大小比較器１４に入力してそれらの差または和の符号
によシ比較する。被乗数と乗数が同符号のときには減算
、異符号のときには加算を行えばよい。比較の結果、絶
対値の小さい方を乗数シフトレジスタ２に格納する。次
に１部分積レジスタ１と桁上げフラグ３の内容を０にク
リアする。

以下の乗算ステップを、終了判定装置１０が乗算完了を
判定するまでＡＤ返す。

（１）第３表に従いブースのデコーダ６は乗数シフトレ
ジスタ２の下位２ビツト及び桁上げフラグ６からの合計
３ビツトを解読し、第６表のようにシフタ６を制御して
被乗数ムの倍数を発生させる。

′ａ６表　演算に伴う各部の動作 注４）米は何を行ってもよいことを示す。

Ｇ２）　　同時にブースのデコーダ６は、第６表のよう
に信号反転器１２を制御して被乗数ムの倍数を発生させ
る。

（３）（２）までで求めた被乗数ムの倍数と部分積レジ
スタ１の内容を２人力加算器１３で加算する。

Ｇ４）和を再び部分積レジスタ１に格納する。

（６）被乗数の直はレジスタファイ／Ｉ／９内の被乗数
レジスタよシ読みだされて、２ビツトシフタ１５を通）
左へ２ビツトシフトされて、再びレジスタ７アイ）Ｖ９
内の被乗数レジスタに上書きされる。

以上説明したように、二つの実施例によればブースのア
ルゴリズムによる乗算器のステップ動作を乗算の計算が
完了した時点で打切ることが可能となる。更に乗数と被
乗数が交換可能であることを利用して乗数と被乗数を交
換するという方式を導入することによ９１乗算器のステ
ップ動作を最小の回数で打切ることを可能とした。従来
の乗算器と比較してｎビット長の選択装置及びｎビット
の全ビットがＯｔたは１であることを検出するための終
了判定装置というわずかのハードウェアを追加するだけ
で、著しく乗算ステップの回数を削減することができる
。少なくとも一方のオペランドの絶対値が小さければ、
ｎピッ）Ｘｎビットの乗算の高速実行がビット長ｎにか
かわらず可能である。絶対値の小さいオペランドを使う
ことの多い実務向きの用途や、配列の添字の計算などに
おいては大福な乗算実行時間の短縮が期待できる。

本発明は２の補数表示数だけでなく符号なし数同士の乗
算にも適用可能であることが容易にわかる。

一方、処理する基本データのビット長が３２ビツトでマ
イクロプログラムによシ制御されるような従来の乗算器
では、ワード長（３２ビツト長）・ハーフワード長（１
６ビツト長）・バイト長（８ビツト長）データ同士の乗
算を行うためにそれぞれ３つの別個のマイクロプログラ
ムを書く必要力あった。これに対して本実施例を導入す
れば、ハードウェアで乗算の完了を判定してマイクロプ
ログラムに通知するため、３つのサイズの乗算のマイク
ロプログラムを共通化できる。しかもマイクロブログラ
ムは、乗算ステップ命令（乗算のプリミティブ）を乗算
完了信号が来るまで繰り返すという単純な形式に書ける
。従ってマイクロプログラムのステップ数を甑めて短か
くすることが可能となる。例として、ワード長が３２ビ
ツトである乗算器のマイクロプログラムの記憶容量に関
する従来例と本実施例の乗算器の比較を第７表に示す。

（以下余　白） 第７表　従来例と本実施例の乗算器におけるマイクロプ
ログラムの記憶容量の比較 注ｔｓ　）　ｍｕｌ、５ｔｏｐ　は乗算の１ステップ動
作を行うマイクロ命令を表す。

注ａ　）　ｂｒａｎｃｈ　ＬＯＯＰ　は飛び先Ｌ　ＯＯ
Ｐへ４（’ｒ￥Ｃヨ’）分岐するマイクロ命令を表す。

ここではｍｕｌｓｔ６ｐの繰返しを行なうためのループ
を形成している。

この条件付マイクロ分岐命令は終了判定装置１０からの
乗算完了判定信号が出ていないときにのみ飛び先ＬＯＯ
Ｐへ分岐する。

注７）１語はマイクロプログラムの１記宜単位のビット
長。

発明の詳細 な説明したように１本発明によればマイクロプログラム
制御による乗算器のステップ動作の完了を終了判定装置
によりＳ知することによって。

乗算の計算が完了した時点で処理を打切る。更に乗数と
被乗数が交換可能であることを利用して乗数と被乗数を
交換するという方式を導入することによ９１乗算器のス
テップ動作を最小の回数で打切ることを実現した。これ
らによシ乗数または被乗数いずれかの絶対値が小さくな
るほど１本発明社従来の乗算器と比較して大幅に乗算実
行時間を短縮するという効果を有するものである。

一方１本発明の乗算処理のためのマイクロプログラムは
乗算ステップを表す命令を単純に操り返すという形で済
み、しかも乗数・被乗数のサイズ（ビット長）がどんな
大きさであっても共通化できるので、マイクロプログラ
ムの記憶容量に関しても従来の乗算器と比較して非常に
コンパクトにできるという効果を有する。

【図面の簡単な説明】

ｌＸ１図は本発明の一実施例における乗算器のブロック
図、第２図、第３図は本発明の一実施例における乗算ス
テップの動作の流れを示す流れ鴫、第４図は本発明の第
二の実施例ておける乗算器のブロック図、第６図は従来
の乗算器のブロック図である。 １・・・・・・部分積レジスタ、２・・・・・・乗数シ
フトレジスタ、３・・・・・・桁上げフラグ、４・・・
・・・被乗数シフトレジスタ、６・・・・・・シ７り、
６・・・・・・ブースのデコーダ、Ｔ・・・・・・２人
力演算ユニット、８・・・・・・制御部、９・・・・・
・レジスタファイｌｖ、１１ｏ・・・・・・終了判定装
置。 １１・・・・・・信号選択装置、１２・・・・・・信号
反転器。 １３・・・・・・２人力加算器、１４・・・・・・、８
対値大小比較器。

Claims (2)

【特許請求の範囲】
1. （１）波乗数と乗数との絶対値の大小関係を識別する絶
   対値大小比較手段と、前記絶対値大小比較手段により前
   記波乗数と前記乗数とを絶対値の大きい方と大きくない
   方とに選別する選別手段と、前記選別手段の出力のうち
   絶対値の大きい方を保持する第一の保持手段と、前記選
   別手段のうち絶対値の大きくない方を保持する第二の保
   持手段とを備え、前記第二の保持手段に保持された値の
   絶対値で処理ステップ数を決定することを特長とする乗
   算器。
2. （２）前記第二の保持手段が処理ステップ毎に逐次最小
   有意ビット側へシフトしシフトした内容を保持するシフ
   トレジスタであり、更に前記シフトレジスタの内容に従
   って前記第一の保持手段に保持された数の倍数を処理ス
   テップ毎に生成する部分積生成手段と、前記部分積生成
   手段により生成された前記第一の保持手段に保持された
   数の倍数を処理ステップ毎に累算する累算手段と、前記
   シフトレジスタの内容により処理ステップの終了を検出
   する終了判定手段とを備えた特許請求の範囲第１項記載
   の乗算器。