JPS60117331A - １０進加減算装置 - Google Patents
１０進加減算装置Info
- Publication number
- JPS60117331A JPS60117331A JP58225843A JP22584383A JPS60117331A JP S60117331 A JPS60117331 A JP S60117331A JP 58225843 A JP58225843 A JP 58225843A JP 22584383 A JP22584383 A JP 22584383A JP S60117331 A JPS60117331 A JP S60117331A
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- JP
- Japan
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- subtraction
- addition
- register
- decimal
- circuit
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/492—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination
- G06F7/493—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination the representation being the natural binary coded representation, i.e. 8421-code
- G06F7/494—Adding; Subtracting
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/492—Indexing scheme relating to groups G06F7/492 - G06F7/496
- G06F2207/4924—Digit-parallel adding or subtracting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の属する技術分野
本発明は、１０進演算処理装置におけるＩＯ進加減算制
御装置に関するものである。
御装置に関するものである。
（ｂ） 従来技術
一般的に、この種のＩＯ進加減算装置においては。
演算の対象となる１０進数は１その絶対値を表わす２進
化１０進数と符号とで表現されるいわゆる絶対値（真数
）表現である。
化１０進数と符号とで表現されるいわゆる絶対値（真数
）表現である。
従来の７０進加減算装置では演算対象となる一つのｌＯ
進数は、その絶対値の大小関係にかかわらず、被演算数
と演算数との関係は命令語の中で指定され常に固定的で
ある。その為に、加減算回路で減算を行なった際、減数
が被減数より大きくて結果が補数表現となった場合には
、更に零から前記結果を減することによって最終結果を
絶対値表現に直さなければならなく（以後これを再補数
処理と呼ぶ）、それゆえに処理速度が遅くなる欠点があ
つた。
進数は、その絶対値の大小関係にかかわらず、被演算数
と演算数との関係は命令語の中で指定され常に固定的で
ある。その為に、加減算回路で減算を行なった際、減数
が被減数より大きくて結果が補数表現となった場合には
、更に零から前記結果を減することによって最終結果を
絶対値表現に直さなければならなく（以後これを再補数
処理と呼ぶ）、それゆえに処理速度が遅くなる欠点があ
つた。
（ａ） 発明の目的
本発明は従来の技術に内在する上記欠点を解消する為に
なされたものであシ、従って本発明の目的は、加減算回
路に順次に供給される一つの二進化ｌＯ進数の絶対値比
較を演算に先だって行ない、その結果によって加減算回
路の被演算数（被減数）個入力に絶対値が大きい方のｌ
Ｏ進数を、加減算回路の演算数（減数）個入力に絶対値
が小さい方の１０進数をそれぞれ供給する様に制御する
ことによシ、加減算回路による減算を実行した後の再補
数処理を不要とすることにある。
なされたものであシ、従って本発明の目的は、加減算回
路に順次に供給される一つの二進化ｌＯ進数の絶対値比
較を演算に先だって行ない、その結果によって加減算回
路の被演算数（被減数）個入力に絶対値が大きい方のｌ
Ｏ進数を、加減算回路の演算数（減数）個入力に絶対値
が小さい方の１０進数をそれぞれ供給する様に制御する
ことによシ、加減算回路による減算を実行した後の再補
数処理を不要とすることにある。
（（１） 発明の構成
上記目的を達成する為に、本発明に係る１０進加減算装
置は、符号性−進化ｌＯ進数の加減算命令を実行する演
算処理装置において、加減算に先だって２つの符号性一
進化１０進数の絶対値比較を行なう比較手段と、指定さ
れ九加減算モードに従って上記符号付−進化ｉｏ進数の
絶対値の加減算を行なう１０進加減算回路と、上記ｉｏ
進加減算回路の第１入力および第２入力をそれぞれ保持
する第７レジスタおよび第一レジスタと、１回目に供給
される第１゛の１進化７０進数を上記第１レジスタおよ
び第一レジスタの両方に、またａ回目に供給される第一
の一進化１０進数を上記比較手段による上記第１の２進
化１０進数と上記第一の２進化１０進数の絶対値比較結
果に従って上記第１レジスタまたは上記第一レジスタの
いずれか一方にのみ選択供給する供給手段と、上記第７
および第一の符号性一進化１０進数の符号と、実行すべ
き命令が加算命令か減算命令かによって上記ＩＯ進加減
算回路の加減算モードを決定する手段とを有して構成さ
れる。
置は、符号性−進化ｌＯ進数の加減算命令を実行する演
算処理装置において、加減算に先だって２つの符号性一
進化１０進数の絶対値比較を行なう比較手段と、指定さ
れ九加減算モードに従って上記符号付−進化ｉｏ進数の
絶対値の加減算を行なう１０進加減算回路と、上記ｉｏ
進加減算回路の第１入力および第２入力をそれぞれ保持
する第７レジスタおよび第一レジスタと、１回目に供給
される第１゛の１進化７０進数を上記第１レジスタおよ
び第一レジスタの両方に、またａ回目に供給される第一
の一進化１０進数を上記比較手段による上記第１の２進
化１０進数と上記第一の２進化１０進数の絶対値比較結
果に従って上記第１レジスタまたは上記第一レジスタの
いずれか一方にのみ選択供給する供給手段と、上記第７
および第一の符号性一進化１０進数の符号と、実行すべ
き命令が加算命令か減算命令かによって上記ＩＯ進加減
算回路の加減算モードを決定する手段とを有して構成さ
れる。
（ｅ） 発明の実施例
次に、本発明をその好ましい一実施例について図面を参
照しながら具体的に説明する。
照しながら具体的に説明する。
第７図は本発明に係るＩＯ進加減算装置の一実施例を示
すブロック構成図である。第１図に示され友演算装置に
おいては％一つの符号付−進化１０進数Ｄｏ、Ｄ工に対
する加減算命令り。：ｌ：Ｄｌを実行すぺく、−進化１
０進数り。、Ｄ□の絶対値Ｉ Ｄｏ Ｉ 。
すブロック構成図である。第１図に示され友演算装置に
おいては％一つの符号付−進化１０進数Ｄｏ、Ｄ工に対
する加減算命令り。：ｌ：Ｄｌを実行すぺく、−進化１
０進数り。、Ｄ□の絶対値Ｉ Ｄｏ Ｉ 。
ｌ ＤＩ Ｉが２イン／を通じてコ回に分けて１Ｄｏｌ
−ＩＤｌ１の順で第１レジスタ１０と第コレジスタ／／
に供給され、−万一進化１０進数り。およびＤｌの符号
と加／減算命令指示情報がそれぞれラインコ、３゜亭を
通じてモード選択（決定）回路１０コに与えられる。
″ ＩＯ進加減算回路１０３はモード選択（決定）回路１０
コによって指示される加減算、モードに従って第１レジ
スタ１０と第コレジスタ／／に保持される二進化ｌＯ進
数に対して加算または減算を行なう。減算は（第１レジ
スタＩＯの内容）＝（第コレジスタ／ｌの内容）の方向
で行なわれ、（第１レジスタＩＯの内容）〈（第コレジ
スタｌ／の内容）ならばＩＯの補数表現で結果を出力す
る。
−ＩＤｌ１の順で第１レジスタ１０と第コレジスタ／／
に供給され、−万一進化１０進数り。およびＤｌの符号
と加／減算命令指示情報がそれぞれラインコ、３゜亭を
通じてモード選択（決定）回路１０コに与えられる。
″ ＩＯ進加減算回路１０３はモード選択（決定）回路１０
コによって指示される加減算、モードに従って第１レジ
スタ１０と第コレジスタ／／に保持される二進化ｌＯ進
数に対して加算または減算を行なう。減算は（第１レジ
スタＩＯの内容）＝（第コレジスタ／ｌの内容）の方向
で行なわれ、（第１レジスタＩＯの内容）〈（第コレジ
スタｌ／の内容）ならばＩＯの補数表現で結果を出力す
る。
比較回路１００は、第１レジスタ／／内のｌＯ進数とラ
イン１上のｌＯ進数との絶対値比較を行ない、その結果
を制御回路１０／に出力する。
イン１上のｌＯ進数との絶対値比較を行ない、その結果
を制御回路１０／に出力する。
制御回路１０／は２インｌを通じて第１オペランドｌ
Ｄｏ ＋が送られてきたときには第１レジスタ１０およ
び第コレジスタ／ｌの両方に第１オペランドｌ Ｄｏ
ｌを取込み、続いて第１オペランドＩＤ工１がライン／
を通じて送られて亀たときには比較回路１００ Ｋよる
比較結果が（第１レジスタの内容）〉Ｃラインｌ上の内
容）、すなわち、ＩＤｏｌ〉ｌ Ｄｌｌならば、ライン
ｌ上の第１オペランドＩＤ工１を第コレジスタｌ／のみ
に、反対Ｋ（第１レジスタの内容）＜（ラインｌ上の内
容）、スなわち、Ｉ Ｄｏｌ ＜ ｌ Ｄｉ Ｉならば
、第７レジスタ１０にのみ取込む様２イン６．７を通じ
て制御する。
Ｄｏ ＋が送られてきたときには第１レジスタ１０およ
び第コレジスタ／ｌの両方に第１オペランドｌ Ｄｏ
ｌを取込み、続いて第１オペランドＩＤ工１がライン／
を通じて送られて亀たときには比較回路１００ Ｋよる
比較結果が（第１レジスタの内容）〉Ｃラインｌ上の内
容）、すなわち、ＩＤｏｌ〉ｌ Ｄｌｌならば、ライン
ｌ上の第１オペランドＩＤ工１を第コレジスタｌ／のみ
に、反対Ｋ（第１レジスタの内容）＜（ラインｌ上の内
容）、スなわち、Ｉ Ｄｏｌ ＜ ｌ Ｄｉ Ｉならば
、第７レジスタ１０にのみ取込む様２イン６．７を通じ
て制御する。
更に演算結果をレジスタ／コに取込む様ライン９を通じ
て制御する。
て制御する。
第 ７ 表
モード決定回路１０コは、−進化ｌＯ進数り。とＤｌの
符号と、実行すべき命令が加算命令か減算命令かという
情報をそれぞれラインコ、ｊ、４１を通じて得て、これ
から第１表に従って加減算回路１０３のモードを決定す
る。
符号と、実行すべき命令が加算命令か減算命令かという
情報をそれぞれラインコ、ｊ、４１を通じて得て、これ
から第１表に従って加減算回路１０３のモードを決定す
る。
以上の説明から、被演算側レジスタである第１レジスタ
ＩＯには限らず絶対値が大きい方の１０進数が取込まれ
るために、減算を行なっても結果が補数表現になること
はない。
ＩＯには限らず絶対値が大きい方の１０進数が取込まれ
るために、減算を行なっても結果が補数表現になること
はない。
（ｆ） 発明の効果
本発明には、以上説明したように、加減算回路の被演数
として絶対値の大きい方のオペランドを供給することに
より、後の再補数処理を省略でき、処理時間を短縮でき
るという効果がある。
として絶対値の大きい方のオペランドを供給することに
より、後の再補数処理を省略でき、処理時間を短縮でき
るという効果がある。
第１図は本発明の一実施例を示すブロック構成図である
。
。
Claims (1)
- 符号付−進化１０進数の加減算命令を実行する演算処理
装置において、加減算に先だって一つの符号付−進化１
０進数の絶対値の比較を行なう比較手段と、指定された
加減算モードに従って上記符号付−進化１０進数の絶対
値の加減算を行なう１０進加減算回路と、上記ＩＯ進加
減算回路の第１入力および第一入力をそれぞれ保持する
第１レジスタおよび第一レジスタと、１回目に供給され
る第１の一進化１０進数を上記第７および第一レジスタ
の両方に１まｆｃＪ回目に供給される第一の１瘉化７０
進数を、上記比較手段による上記第１の１進化ｌＯ進数
と上記第一の２進化１０進数の絶対値比較結果に従って
上記第１レジスタまたは、上記第一レジスタのいずれか
一方にのみ供給する供給手段と、上記第１および第一の
符号付−進化ｌＯ進数の符号と、実行すべき命令が加算
命令か減算命令かによって上記１０進加減算回路の加減
算モードを決定する手段とを有することを特徴とした１
０進加減算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58225843A JPS60117331A (ja) | 1983-11-29 | 1983-11-29 | １０進加減算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58225843A JPS60117331A (ja) | 1983-11-29 | 1983-11-29 | １０進加減算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60117331A true JPS60117331A (ja) | 1985-06-24 |
| JPH0316650B2 JPH0316650B2 (ja) | 1991-03-06 |
Family
ID=16835692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58225843A Granted JPS60117331A (ja) | 1983-11-29 | 1983-11-29 | １０進加減算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117331A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206832A (ja) * | 1989-02-07 | 1990-08-16 | Matsushita Electric Ind Co Ltd | 乗算器 |
-
1983
- 1983-11-29 JP JP58225843A patent/JPS60117331A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206832A (ja) * | 1989-02-07 | 1990-08-16 | Matsushita Electric Ind Co Ltd | 乗算器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0316650B2 (ja) | 1991-03-06 |
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