JPH02206855A - 記憶装置の障害検出方法及び記憶制御装置 - Google Patents
記憶装置の障害検出方法及び記憶制御装置Info
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- JPH02206855A JPH02206855A JP1027246A JP2724689A JPH02206855A JP H02206855 A JPH02206855 A JP H02206855A JP 1027246 A JP1027246 A JP 1027246A JP 2724689 A JP2724689 A JP 2724689A JP H02206855 A JPH02206855 A JP H02206855A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置の障害検出方法及び記憶制御装置に係
り、特に誤り訂正符号を用いた記憶装置のアドレス障害
の検出に好適な障害検出方法及び記憶制御装置に関する
。
り、特に誤り訂正符号を用いた記憶装置のアドレス障害
の検出に好適な障害検出方法及び記憶制御装置に関する
。
従来、記憶装置のアドレス障害を検出する方法としては
、例えば特開昭５２−２２２４号公報に記載のように、
誤り訂正符号の誤り位置指摘能力の冗長部にアドレス情
報を割当て＼データとＮもに符号化／復号化することに
より、書込み時と読出し時のアドレスの不一致を検出す
る方法が知られている。また、特開昭５７−７１５９９
号公報には、アドレスを時分割して複数回に分けて入力
する記憶装置に対して、分割されたアドレス単位に上記
誤り位置指摘能力の冗長ビットを割当てる方法が開示さ
れている。
、例えば特開昭５２−２２２４号公報に記載のように、
誤り訂正符号の誤り位置指摘能力の冗長部にアドレス情
報を割当て＼データとＮもに符号化／復号化することに
より、書込み時と読出し時のアドレスの不一致を検出す
る方法が知られている。また、特開昭５７−７１５９９
号公報には、アドレスを時分割して複数回に分けて入力
する記憶装置に対して、分割されたアドレス単位に上記
誤り位置指摘能力の冗長ビットを割当てる方法が開示さ
れている。
上記従来技術では、複数の冗長ビットにアドレス情報が
割当てられ、かつ、アドレス障害によりそれら複数ビッ
トに誤りが及んだ場合、その障害はデータ誤りと識別さ
れず、さらに悪くするとデータを誤訂正する可能性があ
る０例えば、特開昭５７−７１５９９号公報記載の方法
において、１ビット誤り訂正・２ビット誤り検出符号を
用いた記憶装置に対して２回時分割入力されるアドレス
単位に冗長ビットを割当てた場合、時分割入力アドレス
径路に１ビツト障害が発生すると２ビット誤りとなるケ
ースがあり、障害の検出はできるが、一般にデータの２
ビット誤りとの識別はできず、障害部位の特定が困菫と
なる。１ビット誤り訂正・２ビット誤り検出符号を用い
た場合でも、アドレス用に冗長ビットを１ビツトのみ割
当てれば。
割当てられ、かつ、アドレス障害によりそれら複数ビッ
トに誤りが及んだ場合、その障害はデータ誤りと識別さ
れず、さらに悪くするとデータを誤訂正する可能性があ
る０例えば、特開昭５７−７１５９９号公報記載の方法
において、１ビット誤り訂正・２ビット誤り検出符号を
用いた記憶装置に対して２回時分割入力されるアドレス
単位に冗長ビットを割当てた場合、時分割入力アドレス
径路に１ビツト障害が発生すると２ビット誤りとなるケ
ースがあり、障害の検出はできるが、一般にデータの２
ビット誤りとの識別はできず、障害部位の特定が困菫と
なる。１ビット誤り訂正・２ビット誤り検出符号を用い
た場合でも、アドレス用に冗長ビットを１ビツトのみ割
当てれば。
検出されたアドレス誤りはデータ誤りと識別可能となる
が、この場合、アドレスの障害がアドレス誤りとして具
現化する可能性が小さくなる。例えば、全アドレスのパ
リティビットに冗長ビット１ビツトを割当てた場合、ア
ドレス障害により生じた書込み時と読出し時の不一致ア
ドレスビット数が奇数の時はアドレス誤りとして呪われ
るが、偶数の時はアドレス誤りとはならない。
が、この場合、アドレスの障害がアドレス誤りとして具
現化する可能性が小さくなる。例えば、全アドレスのパ
リティビットに冗長ビット１ビツトを割当てた場合、ア
ドレス障害により生じた書込み時と読出し時の不一致ア
ドレスビット数が奇数の時はアドレス誤りとして呪われ
るが、偶数の時はアドレス誤りとはならない。
本発明の目的は、誤り訂正符号の誤り位置指摘能力の複
数の冗長ビットにアドレス情報を割当て５、かつ、いか
なるアドレス誤りもデータ誤りと混同されることなく検
出できる記憶装置の障害検出方法および記憶制御装置を
提供することにある。
数の冗長ビットにアドレス情報を割当て５、かつ、いか
なるアドレス誤りもデータ誤りと混同されることなく検
出できる記憶装置の障害検出方法および記憶制御装置を
提供することにある。
本発明の記憶装置の障害検出方法は、単一バイト誤り訂
正・二重バイト誤り検出可能な誤り訂正符号を使用し、
該誤り訂正符号の誤りバイト位置指摘能力の冗長部の内
の単一バイトに書込みアドレスもしくは該アドレスから
生成される情報を割当てたパリティ検査行列を使用し、
記憶装置のアドレス障害を他のデータの単一および二重
バイト誤りと識別して検出することを特徴とする。
正・二重バイト誤り検出可能な誤り訂正符号を使用し、
該誤り訂正符号の誤りバイト位置指摘能力の冗長部の内
の単一バイトに書込みアドレスもしくは該アドレスから
生成される情報を割当てたパリティ検査行列を使用し、
記憶装置のアドレス障害を他のデータの単一および二重
バイト誤りと識別して検出することを特徴とする。
又、本発明の記憶制御装置は、単一バイト誤り訂正・二
重バイト誤り検出可能な誤り訂正符号の誤りバイト位置
指摘能力の冗長部の内の単一バイトに記憶装置のアドレ
スもしくはアドレスから生成される情報を割当てたパリ
ティ検査行列にもとづいて、書込みデータと書込みアド
レスからチェックビットを生成する手段と、上記生成さ
れたチェックビットを書込みデータとＮもに記憶装置の
書込みアドレスで指定された部位に書込む手段と、記憶
装置の読出しアドレスで指定された部位からデータとチ
ェックビットを読出す手段と、読出したデータとチェッ
クビットと読出しアドレスから上記パリティ検査行列に
もとづいてシンドロームを生成する手段と、シンドロー
ムを解読し、上記パリティ検査行列のアドレスに割当て
られたバイト位置を誤り指摘した場合はアドレスの障害
として検出する手段を有することを特徴とする。
重バイト誤り検出可能な誤り訂正符号の誤りバイト位置
指摘能力の冗長部の内の単一バイトに記憶装置のアドレ
スもしくはアドレスから生成される情報を割当てたパリ
ティ検査行列にもとづいて、書込みデータと書込みアド
レスからチェックビットを生成する手段と、上記生成さ
れたチェックビットを書込みデータとＮもに記憶装置の
書込みアドレスで指定された部位に書込む手段と、記憶
装置の読出しアドレスで指定された部位からデータとチ
ェックビットを読出す手段と、読出したデータとチェッ
クビットと読出しアドレスから上記パリティ検査行列に
もとづいてシンドロームを生成する手段と、シンドロー
ムを解読し、上記パリティ検査行列のアドレスに割当て
られたバイト位置を誤り指摘した場合はアドレスの障害
として検出する手段を有することを特徴とする。
単一バイト誤り訂正・二重バイト誤り検出符号では、単
一バイトの誤りは、他の単一および二重のバイト誤りと
識別できる。また、アドレス情報に割当てられる複数の
ビットが上記符号の単一バイト内に閉じこめられている
ため、いかなるアドレス誤りもアドレス情報に割当てら
れた単一のバイトの誤りとしてのみ現われる。したがっ
て、いかなるアドレス誤りも、他のデータの単一および
二重バイト誤りと識別できる。
一バイトの誤りは、他の単一および二重のバイト誤りと
識別できる。また、アドレス情報に割当てられる複数の
ビットが上記符号の単一バイト内に閉じこめられている
ため、いかなるアドレス誤りもアドレス情報に割当てら
れた単一のバイトの誤りとしてのみ現われる。したがっ
て、いかなるアドレス誤りも、他のデータの単一および
二重バイト誤りと識別できる。
以下、本発明の一実施例を第１図および第２図により説
明する。
明する。
第１図は本発明による記憶制御装置の一実施例の全体構
成を示すブロック図であり、チェックビット生成器２０
、記憶装置３０、シンドローム生成器４０、シンドロー
ム解読器５０、エラー訂正器６０よりなる。
成を示すブロック図であり、チェックビット生成器２０
、記憶装置３０、シンドローム生成器４０、シンドロー
ム解読器５０、エラー訂正器６０よりなる。
第１図の動作は次の通りである。書込み時、中央処理装
置等より書込みデータ１１とアドレス１５が与えられる
と、チェックビット生成器２ｏにおいて、書込みデータ
１１と書込み時のアドレス１５から後述する所定のパリ
ティ検査行列にもとづいてチェックビット２２が生成さ
れ、該生成されたチェックビット２２と書込みデータ１
１が記憶装置３０内のアドレス１５で指定された部位に
書込まれる。読出し時には、アドレス１５が与えられる
と、該アドレス１５で指定された記憶装置３０の部位よ
り読出しデータ３１および読出しチェックビット３２が
読出され、読出し時のアドレス１５と−もにシンドロー
ム生成器４０に入力される。シンドローム生成器４０で
は、読出しデータ３１．読出しチェックビット３２およ
びアドレス１５から所定のパリティ検査行列にもとづい
てシンドローム４３を生成し、これがシンドローム解読
器５０に入力される。シンドローム解読器５０では、所
定のパリティ検査行列にもとづいてシンドローム４３を
解読し、誤りポインタ５４および誤り検出信号５６，５
７，５８を生成する。誤す検出信号５６．５７．５８は
、それぞれ訂正可能データ誤り、訂正不能データ誤り、
アドレス誤りを示す。エラー訂正器６０では、誤りポイ
ンタ５４にもとづいて読出しデータ３１の所定ビットを
反転し、訂正済データ６１を出力する。
置等より書込みデータ１１とアドレス１５が与えられる
と、チェックビット生成器２ｏにおいて、書込みデータ
１１と書込み時のアドレス１５から後述する所定のパリ
ティ検査行列にもとづいてチェックビット２２が生成さ
れ、該生成されたチェックビット２２と書込みデータ１
１が記憶装置３０内のアドレス１５で指定された部位に
書込まれる。読出し時には、アドレス１５が与えられる
と、該アドレス１５で指定された記憶装置３０の部位よ
り読出しデータ３１および読出しチェックビット３２が
読出され、読出し時のアドレス１５と−もにシンドロー
ム生成器４０に入力される。シンドローム生成器４０で
は、読出しデータ３１．読出しチェックビット３２およ
びアドレス１５から所定のパリティ検査行列にもとづい
てシンドローム４３を生成し、これがシンドローム解読
器５０に入力される。シンドローム解読器５０では、所
定のパリティ検査行列にもとづいてシンドローム４３を
解読し、誤りポインタ５４および誤り検出信号５６，５
７，５８を生成する。誤す検出信号５６．５７．５８は
、それぞれ訂正可能データ誤り、訂正不能データ誤り、
アドレス誤りを示す。エラー訂正器６０では、誤りポイ
ンタ５４にもとづいて読出しデータ３１の所定ビットを
反転し、訂正済データ６１を出力する。
次に、本発明による記憶装置３０のアドレス障害の検出
について詳述する。
について詳述する。
第２図は、データ長を、４ビツトを１バイトとして、８
バイト（３２ビツト）とした場合の、本実施例に使用す
るに好適な単一バイト誤り訂正・二重バイト誤り検出符
号のパリティ検査行列を示したものであり、単一バイト
誤り訂正・二重バイト誤り検出符号として周知の修正リ
ード・ソロモン符号の情報長をデータ用８バイト（００
ないしＤ７）、アドレス用１バイト（Ａ）の計９バイト
に短縮化したものである１図中、記号■は、４Ｘ４の単
位行列、ＴおよびＴ′は、所謂ガロアフィールド０Ｆ（
１２’）上の原始長の同伴行列およびそのべき乗行列を
示している。
バイト（３２ビツト）とした場合の、本実施例に使用す
るに好適な単一バイト誤り訂正・二重バイト誤り検出符
号のパリティ検査行列を示したものであり、単一バイト
誤り訂正・二重バイト誤り検出符号として周知の修正リ
ード・ソロモン符号の情報長をデータ用８バイト（００
ないしＤ７）、アドレス用１バイト（Ａ）の計９バイト
に短縮化したものである１図中、記号■は、４Ｘ４の単
位行列、ＴおよびＴ′は、所謂ガロアフィールド０Ｆ（
１２’）上の原始長の同伴行列およびそのべき乗行列を
示している。
第２図のパリティ検査行列にもとづいて、チェックビッ
ト生成器２０では、書込みデータ１１のり、ないしＤ？
（各４ビツト）と書込みアドレス１５から生成された４
ビツト以内の情報Ａがら、チェックビットＣＩ、Ｃ＞−
Ｃｚ （各４ビツト）が、０Ｆ（２）上の演算規則にし
たがい、以下のように生成される。
ト生成器２０では、書込みデータ１１のり、ないしＤ？
（各４ビツト）と書込みアドレス１５から生成された４
ビツト以内の情報Ａがら、チェックビットＣＩ、Ｃ＞−
Ｃｚ （各４ビツト）が、０Ｆ（２）上の演算規則にし
たがい、以下のように生成される。
Ｃ，＝ Ｄ、・Ｉ＋Ｄ□・Ｉ十り、・工十Ｄ３・Ｉ＋Ｄ
４・Ｉ＋Ｄ、・工＋Ｄ、・Ｉ＋Ｄ、・Ｉ ＋Ａ−Ｉ ＣＣユニ、・Ｉ＋Ｄ工・Ｔ＋Ｄ２・Ｔ２＋ Ｄ３・Ｔ’
＋ Ｄ４・Ｔ４＋Ｄ、−Ｔ’＋Ｄ、−Ｔ’＋Ｄ、・Ｔ
７＋Ａ−Ｔ”Ｃ，＝Ｄ、−Ｉ ＋Ｄ、−Ｔ”＋Ｄ、・Ｔ
’＋Ｄ３−Ｔ’＋Ｄ、・Ｔ”＋Ｄ５・Ｔ１０＋ＤＧ−Ｔ
”＋Ｄ、・Ｔ１４＋Ａ−Ｔシンドローム生成器４０では
、読出しデータ３１のＤ６′ないしり、′（各４ビツト
）、読出しチェックビット３２ （７） ＣＩ、’ 、
ＣＡＬ’ 、 Ｃｚ’ （各４ビツト）および読出し
アドレス１５から生成された４ビツト以内の情報Ａ′か
ら、シンドローム５ＯＩＳＩＩ８２（各４ビツト）が、
Ｇ Ｆ （２）上の演算規則にしたがい、以下のように
生成される。
４・Ｉ＋Ｄ、・工＋Ｄ、・Ｉ＋Ｄ、・Ｉ ＋Ａ−Ｉ ＣＣユニ、・Ｉ＋Ｄ工・Ｔ＋Ｄ２・Ｔ２＋ Ｄ３・Ｔ’
＋ Ｄ４・Ｔ４＋Ｄ、−Ｔ’＋Ｄ、−Ｔ’＋Ｄ、・Ｔ
７＋Ａ−Ｔ”Ｃ，＝Ｄ、−Ｉ ＋Ｄ、−Ｔ”＋Ｄ、・Ｔ
’＋Ｄ３−Ｔ’＋Ｄ、・Ｔ”＋Ｄ５・Ｔ１０＋ＤＧ−Ｔ
”＋Ｄ、・Ｔ１４＋Ａ−Ｔシンドローム生成器４０では
、読出しデータ３１のＤ６′ないしり、′（各４ビツト
）、読出しチェックビット３２ （７） ＣＩ、’ 、
ＣＡＬ’ 、 Ｃｚ’ （各４ビツト）および読出し
アドレス１５から生成された４ビツト以内の情報Ａ′か
ら、シンドローム５ＯＩＳＩＩ８２（各４ビツト）が、
Ｇ Ｆ （２）上の演算規則にしたがい、以下のように
生成される。
５Ｏ＝Ｄ、’・Ｉ＋Ｄ、’・Ｉ＋Ｄ、’−Ｉ＋Ｄ３’−
Ｉ＋Ｄ、’−Ｉ十〇、′・Ｉ＋Ｄ、’・Ｉ＋Ｄ、’・Ｉ
＋Ａ−Ｉ ＋Ｃ，’・工Ｓ□＝Ｄ０′・Ｉ＋Ｄ工′・
Ｔ＋Ｄ２′・Ｔ”＋Ｄ、’・Ｔ３＋Ｄ、’・Ｔ４十ＤＳ
’・Ｔ’＋Ｄ、’−Ｔ’＋Ｄ、’−Ｔ’＋Ａ’−Ｔ”＋
Ｃ，’・ＩＳ、＝Ｄ、’・Ｉ＋Ｄ４′・Ｔ” ＋ Ｄ２
’・Ｔ’＋Ｄ３’−Ｔ’＋Ｄ４’・Ｔ１＋Ｄ、’・Ｔ”
＋Ｄ、’−Ｔ”＋Ｄ？’・Ｔ”＋Ａ’−Ｔ＋Ｃ，’−Ｉ
シンドローム解読器５０では、シンドロームＳ、、 Ｓ
□ｔＳＺ間に以下の２つの関係が成立つ時、アドレス誤
り検出信号５８を出力する。
Ｉ＋Ｄ、’−Ｉ十〇、′・Ｉ＋Ｄ、’・Ｉ＋Ｄ、’・Ｉ
＋Ａ−Ｉ ＋Ｃ，’・工Ｓ□＝Ｄ０′・Ｉ＋Ｄ工′・
Ｔ＋Ｄ２′・Ｔ”＋Ｄ、’・Ｔ３＋Ｄ、’・Ｔ４十ＤＳ
’・Ｔ’＋Ｄ、’−Ｔ’＋Ｄ、’−Ｔ’＋Ａ’−Ｔ”＋
Ｃ，’・ＩＳ、＝Ｄ、’・Ｉ＋Ｄ４′・Ｔ” ＋ Ｄ２
’・Ｔ’＋Ｄ３’−Ｔ’＋Ｄ４’・Ｔ１＋Ｄ、’・Ｔ”
＋Ｄ、’−Ｔ”＋Ｄ？’・Ｔ”＋Ａ’−Ｔ＋Ｃ，’−Ｉ
シンドローム解読器５０では、シンドロームＳ、、 Ｓ
□ｔＳＺ間に以下の２つの関係が成立つ時、アドレス誤
り検出信号５８を出力する。
Ｓ工＝８０・Ｔ１１
Ｓ□＝８０・Ｔ
次に、書込みおよび読出しアドレスからパリティ検査行
列に割当てられた４ビツト以内のアドレス情報Ａおよび
Ａ′を作成する方法について、いくつかの有効な方法を
以下に示す。しかし、本発明は、これに限定されないこ
とは云うまでもない。
列に割当てられた４ビツト以内のアドレス情報Ａおよび
Ａ′を作成する方法について、いくつかの有効な方法を
以下に示す。しかし、本発明は、これに限定されないこ
とは云うまでもない。
（１）中央処理装置等から送られてくるアドレスのパリ
ティビットをそのまメ利用する６例えば、アドレス長が
３２ビツトで、８ビツト毎にパリティビットが付随する
とすると、アドレスパリティビットは４ビツトとなり、
そのまヘパリティ検査行列のアドレス情報として利用で
きる。
ティビットをそのまメ利用する６例えば、アドレス長が
３２ビツトで、８ビツト毎にパリティビットが付随する
とすると、アドレスパリティビットは４ビツトとなり、
そのまヘパリティ検査行列のアドレス情報として利用で
きる。
（２）記憶装置内部でのアドレスの使われ方に応じてグ
ループ分けし、各グループ毎のパリティ信号、すなわち
、各グループ内の全ビットの排他的論理和をとった信号
をアドレス情報とする。
ループ分けし、各グループ毎のパリティ信号、すなわち
、各グループ内の全ビットの排他的論理和をとった信号
をアドレス情報とする。
グループ分けの方法としては、例えば、メモリ素子に直
接供給されるアドレスと、メモリ素子を選択する（チッ
プセレクトあるいはカードセレクト）アドレスに分ける
方法、ダイナミックＲＡＭのローアドレスとカラムアド
レスのように時分割転送されるアドレスの分割単位に分
ける方法、同一のＩＣ／ＬＳＩに入出力されるアドレス
は異なるグループに振り分ける方法、などが有用である
。
接供給されるアドレスと、メモリ素子を選択する（チッ
プセレクトあるいはカードセレクト）アドレスに分ける
方法、ダイナミックＲＡＭのローアドレスとカラムアド
レスのように時分割転送されるアドレスの分割単位に分
ける方法、同一のＩＣ／ＬＳＩに入出力されるアドレス
は異なるグループに振り分ける方法、などが有用である
。
尚、生成されたアドレス情報Ａが４ビツトに満たない場
合、バイト内に未割当てビットが生じるが、当該ビット
は常時“０″と考えればよく、本発明実現の妨げとはな
らない。
合、バイト内に未割当てビットが生じるが、当該ビット
は常時“０″と考えればよく、本発明実現の妨げとはな
らない。
上記実施例ではバイト長４ビツト、データ長８バイトの
例を示したが、本発明はこれに限るものでなく、任意の
バイト長、データ長に対して適用できる。また、実用上
有用であると考えられるバイト長４ビツト、データ長１
６バイトおよび３２バイトの場合にも、チェックビット
数を増やすことなくアドレス情報を割当て可能な符号長
を有する符号が存在することは、アイ イーイーイート
ランザクションズオンコンピュータズシー３５、ナンバ
ー７（１９８６年）第６４６頁から第６４８頁ＣＩ Ｅ
Ｅ Ｅ 、 Ｔｒａｎｓ、 Ｃ：ｏｍｐｕｔｅｒｓ、
Ｃ−３５，ｋ’ｌ、 Ｊｕｌｙ、 １９８６． ｐｐ
、６４６−６４８）に示されている如く、明らかである
。
例を示したが、本発明はこれに限るものでなく、任意の
バイト長、データ長に対して適用できる。また、実用上
有用であると考えられるバイト長４ビツト、データ長１
６バイトおよび３２バイトの場合にも、チェックビット
数を増やすことなくアドレス情報を割当て可能な符号長
を有する符号が存在することは、アイ イーイーイート
ランザクションズオンコンピュータズシー３５、ナンバ
ー７（１９８６年）第６４６頁から第６４８頁ＣＩ Ｅ
Ｅ Ｅ 、 Ｔｒａｎｓ、 Ｃ：ｏｍｐｕｔｅｒｓ、
Ｃ−３５，ｋ’ｌ、 Ｊｕｌｙ、 １９８６． ｐｐ
、６４６−６４８）に示されている如く、明らかである
。
以上１本実施例によれば、誤り訂正符号を用いた記憶装
置において、チェックビット数を増やすことなく、記憶
装置のアドレス障害を検出でき、かつデータの誤りと識
別できる。
置において、チェックビット数を増やすことなく、記憶
装置のアドレス障害を検出でき、かつデータの誤りと識
別できる。
以上の説明から明らかな如く、本発明によれば、アドレ
ス誤りをデータ誤りと混同することなく検出できるので
、障害発生部位の特定、障害による影響の特定等が容易
になり、したがって、障害処理も容易になるという効果
がある。また、多くの場合、これらの効果をチェックビ
ット数を増やすことなく実現できる。更に、上記効果を
、アドレス障害の捕捉等、すなわち、アドレス障害がア
ドレス誤りとして具現化する可能性を小さくすることな
く実現できる。
ス誤りをデータ誤りと混同することなく検出できるので
、障害発生部位の特定、障害による影響の特定等が容易
になり、したがって、障害処理も容易になるという効果
がある。また、多くの場合、これらの効果をチェックビ
ット数を増やすことなく実現できる。更に、上記効果を
、アドレス障害の捕捉等、すなわち、アドレス障害がア
ドレス誤りとして具現化する可能性を小さくすることな
く実現できる。
第１図は本発明による記憶制御装置の一実施例の全体構
成図、第２図は本発明の障害検出方法に使用するに好適
なパリティ検査行列の一列を示す図である。 ２ｏ・・・チェックビット生成器、 ３０・・・記憶装置、 ４０・・・シンドローム生成器
、５０・・・シンドローム解読器。 ６０・・・エラー訂正器。
成図、第２図は本発明の障害検出方法に使用するに好適
なパリティ検査行列の一列を示す図である。 ２ｏ・・・チェックビット生成器、 ３０・・・記憶装置、 ４０・・・シンドローム生成器
、５０・・・シンドローム解読器。 ６０・・・エラー訂正器。
Claims (3)
- （１）単一バイト誤り訂正・二重バイト誤り検出可能な
誤り訂正符号を使用する記憶装置の障害検出方法であっ
て、 上記誤り訂正符号の誤りバイト位置指摘能力の冗長部の
内の単一バイトに書込みアドレスもしくは該アドレスか
ら生成される情報を割当てたパリテイ検査行列を使用し
、記憶装置のアドレス障害を他のデータの単一および二
重バイト誤りと識別して検出することを特徴とする記憶
装置の障害検出方法。 - （２）請求項（１）記載の記憶装置の障害検出方法にお
いて、 書込み時には、上記パリテイ検査行列にもとづいて書込
みデータと書込みアドレスからチェックビットを生成し
、該生成したチェックビットを書込みデータに付加して
記憶装置に書込み、読出し時には、記憶装置から読出さ
れたデータとチェックビット、及び読出しアドレスから
上記パリテイ検査行列にもとづいてシンドロームを生成
して解読し、アドレスに割当てたバイト位置に誤りがあ
ると記憶装置のアドレス障害と認識することを特徴とす
る記憶装置の障害検出方法。 - （３）記憶装置の書込み、読出しを制御する記憶制御装
置において、 単一バイト誤り訂正・二重バイト誤り検出可能な誤り訂
正符号の誤りバイト位置指摘能力の冗長部の内の単一バ
イトに記憶装置のアドレスもしくはアドレスから生成さ
れる情報を割当てたパリテイ検査行列にもとづいて、書
込みデータと書込みアドレスからチェックビットを生成
する手段と、 上記生成されたチェックビットを書込みデータとゝもに
記憶装置の書込みアドレスで指定された部位に書込む手
段と、 記憶装置の読出しアドレスで指定された部位からデータ
とチェックビットを読出す手段と、読出したデータとチ
ェックビットと読出しアドレスから上記パリテイ検査行
列にもとづいてシンドロームを生成する手段と、 シンドロームを解読し、上記パリテイ検査行列のアドレ
スに割当てられたバイト位置を誤り指摘した場合はアド
レスの障害として検出する手段を有することを特徴とす
る記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1027246A JP2930239B2 (ja) | 1989-02-06 | 1989-02-06 | 記憶装置の障害検出方法及び記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1027246A JP2930239B2 (ja) | 1989-02-06 | 1989-02-06 | 記憶装置の障害検出方法及び記憶制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02206855A true JPH02206855A (ja) | 1990-08-16 |
| JP2930239B2 JP2930239B2 (ja) | 1999-08-03 |
Family
ID=12215720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1027246A Expired - Fee Related JP2930239B2 (ja) | 1989-02-06 | 1989-02-06 | 記憶装置の障害検出方法及び記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2930239B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1715424A2 (en) | 2005-03-31 | 2006-10-25 | Fujitsu Limited | Storage control circuit and method to detect addressing errors in the storage control circuit |
-
1989
- 1989-02-06 JP JP1027246A patent/JP2930239B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1715424A2 (en) | 2005-03-31 | 2006-10-25 | Fujitsu Limited | Storage control circuit and method to detect addressing errors in the storage control circuit |
| US7555699B2 (en) | 2005-03-31 | 2009-06-30 | Fujitsu Limited | Storage control circuit, and method for address error check in the storage control circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2930239B2 (ja) | 1999-08-03 |
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