JPH02206863A - データメモリの書き込みデータ判別回路及びそれを備えたマイクロコンピュータ - Google Patents
データメモリの書き込みデータ判別回路及びそれを備えたマイクロコンピュータInfo
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- JPH02206863A JPH02206863A JP2806389A JP2806389A JPH02206863A JP H02206863 A JPH02206863 A JP H02206863A JP 2806389 A JP2806389 A JP 2806389A JP 2806389 A JP2806389 A JP 2806389A JP H02206863 A JPH02206863 A JP H02206863A
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- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract 6
- 238000003672 processing method Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、データメモリ（ＲＡＭ）の書き込みデータ判
別回路、特に、データメモリを第１．第２のＣＰＵで共
用した際、該データメモリの書き込みデータが前記第１
．第２のＣＰＵの何れによって書き込み制御されたもの
であるのかを、判別するのに好適な、データメモリの書
き込みデータ判別回路、及びそれを備えたマイクロコン
ピュータに関するものである。
別回路、特に、データメモリを第１．第２のＣＰＵで共
用した際、該データメモリの書き込みデータが前記第１
．第２のＣＰＵの何れによって書き込み制御されたもの
であるのかを、判別するのに好適な、データメモリの書
き込みデータ判別回路、及びそれを備えたマイクロコン
ピュータに関するものである。
（ロ）従来の技術
第１．第２のＣＰＵと、これ等第１．第２のＣＰＵによ
って書き込み／読み出し動作を制御される、所謂第１．
第２のＣＰＵに共用されるＲＡＭとを内蔵したマイクロ
コンピュータにおいて、ＲＡＭの所定アドレスに書き込
まれた所定ビットの書き込みデータが、第１のＣＰＵに
よって書き込み制御されたのか、或は第２のＣＰＵによ
って書き込み制御されたのかを判別する場合、以下の様
な処理を行なっていた。
って書き込み／読み出し動作を制御される、所謂第１．
第２のＣＰＵに共用されるＲＡＭとを内蔵したマイクロ
コンピュータにおいて、ＲＡＭの所定アドレスに書き込
まれた所定ビットの書き込みデータが、第１のＣＰＵに
よって書き込み制御されたのか、或は第２のＣＰＵによ
って書き込み制御されたのかを判別する場合、以下の様
な処理を行なっていた。
一方の処理方法として、ＲＡＭ領域内に専用のフラグビ
ット領域を割り付けておき、詳しくは、ＲＡＭ領域内に
おいて、各アドレスに１対１対応する専用フラグをフラ
グ専用のアドレスに割り付けておく、そして第１又は第
２のＣＰＵによってＲＡＭの指定アドレスに書き込みデ
ータを書き込む時、第１又は第２のＣＰＵの書き込み動
作に対応して専用フラグをセット又はリセットすればよ
く、これによって第１又は第２のＣＰＵの何れによる書
き込み動作であるのかを示す情報が、専用フラグにスト
アされたことになる。従って、ＲＡＭの各アドレスに対
応する専用フラグの内容を確認することにより、第１．
第２のどちらのＣＰＵによってＲＡＭの所定アドレスに
書き込みデータが書き込まれているのかを判別していた
。
ット領域を割り付けておき、詳しくは、ＲＡＭ領域内に
おいて、各アドレスに１対１対応する専用フラグをフラ
グ専用のアドレスに割り付けておく、そして第１又は第
２のＣＰＵによってＲＡＭの指定アドレスに書き込みデ
ータを書き込む時、第１又は第２のＣＰＵの書き込み動
作に対応して専用フラグをセット又はリセットすればよ
く、これによって第１又は第２のＣＰＵの何れによる書
き込み動作であるのかを示す情報が、専用フラグにスト
アされたことになる。従って、ＲＡＭの各アドレスに対
応する専用フラグの内容を確認することにより、第１．
第２のどちらのＣＰＵによってＲＡＭの所定アドレスに
書き込みデータが書き込まれているのかを判別していた
。
また他方の処理方法として、上記の如＜ＲＡＭ領域に専
用のフラグビット領域を設けず、第１゜第２のどちらの
ＣＰＵによってＲＡＭの所定アドレスに書き込みデータ
が書き込まれたのかを示す判別データを、プログラマに
よって意識的に区別されたＲＡＭの特定領域に書き込み
、該ＲＡＭの特定領域の判別データの内容を確認したり
もしていた。
用のフラグビット領域を設けず、第１゜第２のどちらの
ＣＰＵによってＲＡＭの所定アドレスに書き込みデータ
が書き込まれたのかを示す判別データを、プログラマに
よって意識的に区別されたＲＡＭの特定領域に書き込み
、該ＲＡＭの特定領域の判別データの内容を確認したり
もしていた。
（ハ）発明が解決しようとする課題
しかしながら前記従来の技術において、前者の一方の処
理方法の場合、専用フラグのアドレス指定及び該専用フ
ラグのセット／リセット動作をプログラムによって処理
しなければならず、従って、プログラムステップ数が多
いゆえにプログラム制御が煩雑になってしまう、そこで
、何らかのプログラム制御に対して、専用フラグのセッ
ト／リセット動作の為のプログラム制御を並行して実行
しなければならない場合、専用フラグのセット／リセッ
ト動作の為のプログラム制御を成る時間だけ犠牲にしな
ければならないこともしばしばあり、これより該プログ
ラム制御の効率が悪くなる問題点があった。
理方法の場合、専用フラグのアドレス指定及び該専用フ
ラグのセット／リセット動作をプログラムによって処理
しなければならず、従って、プログラムステップ数が多
いゆえにプログラム制御が煩雑になってしまう、そこで
、何らかのプログラム制御に対して、専用フラグのセッ
ト／リセット動作の為のプログラム制御を並行して実行
しなければならない場合、専用フラグのセット／リセッ
ト動作の為のプログラム制御を成る時間だけ犠牲にしな
ければならないこともしばしばあり、これより該プログ
ラム制御の効率が悪くなる問題点があった。
また後者の他方の処理方法の場合、判別データ用のＲＡ
Ｍ領域をプログラムが意識的に区別せざるを得ないこと
から、プログラマにとってプログラミングに多くの時間
を要し、プログラミング効率が悪くなる問題点があった
。
Ｍ領域をプログラムが意識的に区別せざるを得ないこと
から、プログラマにとってプログラミングに多くの時間
を要し、プログラミング効率が悪くなる問題点があった
。
（ニ）課題を解決するための手段
本発明は、前記問題点を解決するために為されたもので
あり、演算及び制御機能を持つ第１．第２のＣＰＵと、
前記第１．第２のＣＰＵによって書き込み／読み出し動
作を制御されると共に、前記第１．第２のＣＰＵに共用
されるデータメモリとを備え、該データメモリの指定ア
ドレスに書き込まれた所定ビットの書き込みデータが、
前記第１、第２のＣＰＵの何れによって書き込み制御さ
れたのかを判別する、データメモリの書き込みデータ判
別回路において、前記データメモリの所定アドレスへの
データの書き込みが前記第１．第２のＣＰＵの何れによ
って実行されたのかを示す判別データを発生する判別デ
ータ発生端子を、前記第１．第２のＣＰＵの少なくとも
一方に備えると共に、前記判別データ発生端子から得ら
れた判別データを書き込む判別ビットを、前記データメ
モリの各アドレス毎に備え、前記データメモリの各アド
レス毎の１ワードを、前記第１又は第２のＣＰＵによっ
て書き込みデータを書き込むためのビットと、前記判別
ビットとで構成したことを特徴とする、データメモリの
書き込みデータ判別回路である。
あり、演算及び制御機能を持つ第１．第２のＣＰＵと、
前記第１．第２のＣＰＵによって書き込み／読み出し動
作を制御されると共に、前記第１．第２のＣＰＵに共用
されるデータメモリとを備え、該データメモリの指定ア
ドレスに書き込まれた所定ビットの書き込みデータが、
前記第１、第２のＣＰＵの何れによって書き込み制御さ
れたのかを判別する、データメモリの書き込みデータ判
別回路において、前記データメモリの所定アドレスへの
データの書き込みが前記第１．第２のＣＰＵの何れによ
って実行されたのかを示す判別データを発生する判別デ
ータ発生端子を、前記第１．第２のＣＰＵの少なくとも
一方に備えると共に、前記判別データ発生端子から得ら
れた判別データを書き込む判別ビットを、前記データメ
モリの各アドレス毎に備え、前記データメモリの各アド
レス毎の１ワードを、前記第１又は第２のＣＰＵによっ
て書き込みデータを書き込むためのビットと、前記判別
ビットとで構成したことを特徴とする、データメモリの
書き込みデータ判別回路である。
（＊）作用
本発明は、データメモリの書き込みデータ判別回路、及
びそれを備えたマイクロコンピュータであり、以下の作
用を持つ、即ち前記（ニ）項記載の構成において、第１
又は第２のＣＰＵによって、データメモリの指定アドレ
スに書き込みデータを書き込む時、第１又は第２のＣＰ
Ｕの書き込み動作に基づき、第１又は第２のＣＰＵの何
れによる書き込み状態であるのかを示す判別データが、
第１、第２のＣＰＵの少なくとも一方に設けられた判別
データ発生端子から発生する。ここでデータメモリの各
アドレス毎の１ワードは、判別ビットを含んで構成され
ており、即ちデータメモリの指定アドレスには、書き込
みデータが書き込まれると同時に前記判別データも書き
込まれることになる。
びそれを備えたマイクロコンピュータであり、以下の作
用を持つ、即ち前記（ニ）項記載の構成において、第１
又は第２のＣＰＵによって、データメモリの指定アドレ
スに書き込みデータを書き込む時、第１又は第２のＣＰ
Ｕの書き込み動作に基づき、第１又は第２のＣＰＵの何
れによる書き込み状態であるのかを示す判別データが、
第１、第２のＣＰＵの少なくとも一方に設けられた判別
データ発生端子から発生する。ここでデータメモリの各
アドレス毎の１ワードは、判別ビットを含んで構成され
ており、即ちデータメモリの指定アドレスには、書き込
みデータが書き込まれると同時に前記判別データも書き
込まれることになる。
以上より、データメモリの各アドレスの書き込み内容を
読み出すのみで、その書き込み内容が、第１．第２のど
ちらのＣＰＵによって書き込み制御されたものであるか
を容易に判別できることになる。更にデータメモリの所
定アドレスをアクセスするのみで書き込みデータと共に
判別データが読み出されることから、該判別データをア
クセスするための特別なアドレスアクセス命令が不要と
なり、プログラムステップ数の削減にも貢献している。
読み出すのみで、その書き込み内容が、第１．第２のど
ちらのＣＰＵによって書き込み制御されたものであるか
を容易に判別できることになる。更にデータメモリの所
定アドレスをアクセスするのみで書き込みデータと共に
判別データが読み出されることから、該判別データをア
クセスするための特別なアドレスアクセス命令が不要と
なり、プログラムステップ数の削減にも貢献している。
（へ）実施例
本発明の詳細を図示の実施例により具体的に説明する。
図面は、本発明のデータメモリの書き込みデータ判別回
路を示すブロック図である。
路を示すブロック図である。
図面について、符号及び構成を説明すると、（１）（２
）は、夫々第１．第２のＣＰＵであり、これ等の第１．
第２のＣＰ Ｕ（１）（２）は、演算、制御機能として
、ＲＯＭ（プログラムメモリ）、ＡＬＵ（論理演算ユニ
ット）、ＡＣＣ（アキュムレータ）、レジスタ等を含ん
で構成されている。更に前記第１．第２のＣＰ Ｕ（１
）（２）には、夫々、書き込み制御端子ａｌｚａ！、読
み出し制御端子ｂ ｌ ｐｂｌ、アドレスセレクタ制御
端子ＣＩ＊ｅｌが設けられている。特に前記第１のＣＰ
Ｕ（１）は、後述する判別データを発生するための判別
データ発生端子ｄを全針に有している。尚、第１のＣＰ
Ｕ（１）（又は第２のＣＰＵ（２））が書き込み／読み
出し状態の時、第２のＣＰＵ（２）（又は第１のＣＰＵ
（１））の動作は禁止される様に、これ等第１のｃｐＵ
（１＞及び第２のＣＰＵ（２）はプログラム制御される
。
）は、夫々第１．第２のＣＰＵであり、これ等の第１．
第２のＣＰ Ｕ（１）（２）は、演算、制御機能として
、ＲＯＭ（プログラムメモリ）、ＡＬＵ（論理演算ユニ
ット）、ＡＣＣ（アキュムレータ）、レジスタ等を含ん
で構成されている。更に前記第１．第２のＣＰ Ｕ（１
）（２）には、夫々、書き込み制御端子ａｌｚａ！、読
み出し制御端子ｂ ｌ ｐｂｌ、アドレスセレクタ制御
端子ＣＩ＊ｅｌが設けられている。特に前記第１のＣＰ
Ｕ（１）は、後述する判別データを発生するための判別
データ発生端子ｄを全針に有している。尚、第１のＣＰ
Ｕ（１）（又は第２のＣＰＵ（２））が書き込み／読み
出し状態の時、第２のＣＰＵ（２）（又は第１のＣＰＵ
（１））の動作は禁止される様に、これ等第１のｃｐＵ
（１＞及び第２のＣＰＵ（２）はプログラム制御される
。
（３）は、所定のデータを転送させるための内部バスで
ある。
ある。
（４）はＲＡＭ（データメモリ）であり、該ＲＡＭ（４
〉の各アドレスにおける１ワードは、例えば９ビツトで
構成されているものとする。詳しくは、後述する様に、
該ＲＡＭ（４）の各アドレスの右側８ピツトには、前記
第１のＣＰＵ（１）又は前記第２のＣＰＵ（２）から出
力される８ビツトデータが書き込まれ、且つ該ＲＡＭ（
４）の各アドレスの左側１ビツト（判別ビット）には、
該アドレスに書き込まれた８ビツトデータが、前記第１
．第２のＣＰ Ｕ（１）（２）のどちらによって書き込
み制御されたのかを示す判別データが書き込まれる様に
なっている。（５）はアドレスセレクタであり、該アド
レスセレクタ（５）は、ロー及びカラムを含む８ビツト
のアドレスデータを受けることにより、該アドレスデー
タに応じた前記ＲＡＭ（４）の所定アドレスをアクセス
する。
〉の各アドレスにおける１ワードは、例えば９ビツトで
構成されているものとする。詳しくは、後述する様に、
該ＲＡＭ（４）の各アドレスの右側８ピツトには、前記
第１のＣＰＵ（１）又は前記第２のＣＰＵ（２）から出
力される８ビツトデータが書き込まれ、且つ該ＲＡＭ（
４）の各アドレスの左側１ビツト（判別ビット）には、
該アドレスに書き込まれた８ビツトデータが、前記第１
．第２のＣＰ Ｕ（１）（２）のどちらによって書き込
み制御されたのかを示す判別データが書き込まれる様に
なっている。（５）はアドレスセレクタであり、該アド
レスセレクタ（５）は、ロー及びカラムを含む８ビツト
のアドレスデータを受けることにより、該アドレスデー
タに応じた前記ＲＡＭ（４）の所定アドレスをアクセス
する。
（６）は８ビツト構成のレジスタであり、該レジスタ（
６）には、前記ＲＡＭ（４）の指定アドレスの右側８ビ
ツトから読み出された８ビツトデータがデータ確認のた
め等にプリセットされる。〈７）は１ビツトのフラグレ
ジスタであり、該フラグレジスタ（７）には、前記判別
データがプリセットされる。尚、上述した構成は、１チ
ツプマイクロコンピュータ内部に集積化されているもの
とする。
６）には、前記ＲＡＭ（４）の指定アドレスの右側８ビ
ツトから読み出された８ビツトデータがデータ確認のた
め等にプリセットされる。〈７）は１ビツトのフラグレ
ジスタであり、該フラグレジスタ（７）には、前記判別
データがプリセットされる。尚、上述した構成は、１チ
ツプマイクロコンピュータ内部に集積化されているもの
とする。
ここで第１．第２のＣＰ Ｕ（１）（２）の動作につい
て説明すると、内蔵ＲＯＭからの読み出しデータがイン
ストラクションデコーダ（図示せず）で解読されること
によって得られる解読結果に基き、各種信号及び各種デ
ータが出力される様に、これ等第１．第２のＣＰ Ｕ（
１）（２）は制御されている。
て説明すると、内蔵ＲＯＭからの読み出しデータがイン
ストラクションデコーダ（図示せず）で解読されること
によって得られる解読結果に基き、各種信号及び各種デ
ータが出力される様に、これ等第１．第２のＣＰ Ｕ（
１）（２）は制御されている。
つまりＲＡＭ（４）を書き込み状態にするための書き込
み制御信号ＷＲＩＴＥは、ＲＡＭ（４）が第１、第２の
ＣＰ Ｕ（１）（２）によって夫々書き込み制御される
時、ｒｌ」の信号として第１．第２のＣＰ Ｕ（１）（
２）の書き込み制御端子ａｌ＋ａｌから夫々出力される
。またＲＡＭ（４）を読み出し状態にするための読み出
し制御信号ＲＥＡＤは、ＲＡＭ（４）が第１．第２のＣ
Ｐ Ｕ （１）（２）によって夫々読み出し制御される
時、「１」の信号として第１゜第２のＣＰ Ｕ（１）（
２）の読み出し制御端子す、、ｂ。
み制御信号ＷＲＩＴＥは、ＲＡＭ（４）が第１、第２の
ＣＰ Ｕ（１）（２）によって夫々書き込み制御される
時、ｒｌ」の信号として第１．第２のＣＰ Ｕ（１）（
２）の書き込み制御端子ａｌ＋ａｌから夫々出力される
。またＲＡＭ（４）を読み出し状態にするための読み出
し制御信号ＲＥＡＤは、ＲＡＭ（４）が第１．第２のＣ
Ｐ Ｕ （１）（２）によって夫々読み出し制御される
時、「１」の信号として第１゜第２のＣＰ Ｕ（１）（
２）の読み出し制御端子す、、ｂ。
から夫々出力される。またアドレスセレクタ（５）を動
作制御するためのアドレスセレクタ制御信号ＡＤは、Ｒ
ＡＭ（４）が第１．第２のＣＰ Ｕ（１）（２）によっ
て書き込み／読み出し制御される時、「１」の信号とし
て第１及び第２のＣＰ Ｕ（１）（２）のアドレスセレ
クタ制御端子ＣＣ１５Ｃから出力される。更にＲＡＭ（
４）が第１．第２のＣＰＵ（１）（２）のどちらによっ
て書き込み制御されたのかを示す判別データＨＤは、第
１のＣＰＵ（１）がＲＡＭ〈４）を書き込み制御する時
のみ、′１」の信号として第１のＣＰＵ（１）の判別デ
ータ発生端子ｄから出力きれる。つまり、ＲＡＭ（４）
が第１のＣＰＵ（１）によって書き込み制御される場合
、該ＲＡＭ（４）の指定アドレスの判別ビットには、ｒ
ｌ。
作制御するためのアドレスセレクタ制御信号ＡＤは、Ｒ
ＡＭ（４）が第１．第２のＣＰ Ｕ（１）（２）によっ
て書き込み／読み出し制御される時、「１」の信号とし
て第１及び第２のＣＰ Ｕ（１）（２）のアドレスセレ
クタ制御端子ＣＣ１５Ｃから出力される。更にＲＡＭ（
４）が第１．第２のＣＰＵ（１）（２）のどちらによっ
て書き込み制御されたのかを示す判別データＨＤは、第
１のＣＰＵ（１）がＲＡＭ〈４）を書き込み制御する時
のみ、′１」の信号として第１のＣＰＵ（１）の判別デ
ータ発生端子ｄから出力きれる。つまり、ＲＡＭ（４）
が第１のＣＰＵ（１）によって書き込み制御される場合
、該ＲＡＭ（４）の指定アドレスの判別ビットには、ｒ
ｌ。
の判別データが書き込まれ、反対にＲＡＭ（４）が第２
のＣＰＵ（２）によって書き込み制御される場合、該Ｒ
ＡＭ（４）の指定アドレスの判別ビットには「０」の判
別データが書き込まれることになる。
のＣＰＵ（２）によって書き込み制御される場合、該Ｒ
ＡＭ（４）の指定アドレスの判別ビットには「０」の判
別データが書き込まれることになる。
以上の構成を基に具体的な動作を説明する。
まず、第１のＣＰＵ（１）を用いてＲＡＭ（４）の所定
アドレスの右側８ビツトに所定の８ビツトデータを書き
込む場合、第１のＣＰＵ（１）の書き込み制御端子ａ、
、出力が「１」になり、「１」の書き込み制御信号ＷＲ
ＩＴＥによって、ＲＡＭ（４）が書き込み状態になる。
アドレスの右側８ビツトに所定の８ビツトデータを書き
込む場合、第１のＣＰＵ（１）の書き込み制御端子ａ、
、出力が「１」になり、「１」の書き込み制御信号ＷＲ
ＩＴＥによって、ＲＡＭ（４）が書き込み状態になる。
同様に第１のＣＰＵ（１）のアドレスセレクタ制御端子
Ｃ８、出力が「１゜になり、ｒｌ」のアドレスセレクタ
制御信号ＡＤによって、アドレスセレクタ（５）が動作
状態となる。この状態で、第１のＣＰＵ（１）から８ビ
ツトのアドレスデータが出力きれることになり、該アド
レスデータが内部バス（３）を介してアドレスセレクタ
（５）に印加され、これによってＲＡＭ（４）の所定ア
ドレスがアクセスされる。従って、第１のＣＰＵ（１）
から、ＲＡＭ（４）の指定アドレスの右側８ビツトに書
き込むべき８ビツトデータが出力され、且つ同時に第１
のＣＰＵ（１）の判別データ発生端子ｄから「ｌ」の判
別データＨＤが出力されることになり、これより該８ビ
ツトデータは内部バス（３）を介してＲＡＭ（４）の指
定アドレスの右側８ビツトに書き込まれ、同時に「１」
の判別データが、ＲＡＭ（４）の指定アドレスの左側１
ビツトである判別ビットに書き込まれることになる０以
上より、ＲＡＭ（４）の所定アドレスへの書き込みが終
了したことになる。
Ｃ８、出力が「１゜になり、ｒｌ」のアドレスセレクタ
制御信号ＡＤによって、アドレスセレクタ（５）が動作
状態となる。この状態で、第１のＣＰＵ（１）から８ビ
ツトのアドレスデータが出力きれることになり、該アド
レスデータが内部バス（３）を介してアドレスセレクタ
（５）に印加され、これによってＲＡＭ（４）の所定ア
ドレスがアクセスされる。従って、第１のＣＰＵ（１）
から、ＲＡＭ（４）の指定アドレスの右側８ビツトに書
き込むべき８ビツトデータが出力され、且つ同時に第１
のＣＰＵ（１）の判別データ発生端子ｄから「ｌ」の判
別データＨＤが出力されることになり、これより該８ビ
ツトデータは内部バス（３）を介してＲＡＭ（４）の指
定アドレスの右側８ビツトに書き込まれ、同時に「１」
の判別データが、ＲＡＭ（４）の指定アドレスの左側１
ビツトである判別ビットに書き込まれることになる０以
上より、ＲＡＭ（４）の所定アドレスへの書き込みが終
了したことになる。
また第２のＣＰＵ（２）を用いてＲＡＭ（４）の所定ア
ドレスの右側８ビツトに所定の８ビツトデータを書き込
む場合、第２のＣＰＵ（２）が書き込み制御端子ａ、及
びアドレスセレクタ制御端子Ｃ８を’ Ｉ Ｊ トｔル
、一方、第１ （７） ＣＰ Ｕ （１）（７）判別デ
ータ発生端子ｄから出力される判別データＨＤが、第２
のＣＰＵ（２）による書き込み制御を示す「０」に変化
するため、これよりＲＡＭ（４）の指定アドレスの右側
８ビツトに第２のＣＰＵ（２）から出力された８ビツト
データが書き込まれると同時に、ＲＡＭ（４）の指定ア
ドレスの判別ビットには、「０」の判別データＨＤが書
き込まれることになる。
ドレスの右側８ビツトに所定の８ビツトデータを書き込
む場合、第２のＣＰＵ（２）が書き込み制御端子ａ、及
びアドレスセレクタ制御端子Ｃ８を’ Ｉ Ｊ トｔル
、一方、第１ （７） ＣＰ Ｕ （１）（７）判別デ
ータ発生端子ｄから出力される判別データＨＤが、第２
のＣＰＵ（２）による書き込み制御を示す「０」に変化
するため、これよりＲＡＭ（４）の指定アドレスの右側
８ビツトに第２のＣＰＵ（２）から出力された８ビツト
データが書き込まれると同時に、ＲＡＭ（４）の指定ア
ドレスの判別ビットには、「０」の判別データＨＤが書
き込まれることになる。
以上より、第１．第２のＣＰ Ｕ（１）（２）によって
ＲＡＭ（４＞を夫々書き込み制御すると、ＲＡＭ（４）
の各アドレスの判別ビットには夫々「１」。
ＲＡＭ（４＞を夫々書き込み制御すると、ＲＡＭ（４）
の各アドレスの判別ビットには夫々「１」。
「０」が書き込まれることになる。従って、第１のＣＰ
Ｕ（１’）又は第２０ＣＰＵ（２）から出力される「１
」の読み出し制御信号ＲＥＡＤによって、ＲＡＭ（４）
を読み出し状態とし、既に書き込まれている８ビツトデ
ータの内容を読み出すことを目的として、アドレスセレ
クタ（５）によってＲＡＭ（４）の所定アドレスをアク
セスするのみで、ＲＡＭ（４）の各アドレスの判別ビッ
トの内容は常にフラグレジスタ（７）にプリセットされ
ることになり、これよりフラグ内容を確認することによ
って、ＲＡ Ｍ （４）の各アドレスに書き込まれた８
ビツトデータが、第１．第２のＣＰ Ｕ（１）（２）の
どちらによって書き込み制御されたのかを容易に判別で
きることになる。
Ｕ（１’）又は第２０ＣＰＵ（２）から出力される「１
」の読み出し制御信号ＲＥＡＤによって、ＲＡＭ（４）
を読み出し状態とし、既に書き込まれている８ビツトデ
ータの内容を読み出すことを目的として、アドレスセレ
クタ（５）によってＲＡＭ（４）の所定アドレスをアク
セスするのみで、ＲＡＭ（４）の各アドレスの判別ビッ
トの内容は常にフラグレジスタ（７）にプリセットされ
ることになり、これよりフラグ内容を確認することによ
って、ＲＡ Ｍ （４）の各アドレスに書き込まれた８
ビツトデータが、第１．第２のＣＰ Ｕ（１）（２）の
どちらによって書き込み制御されたのかを容易に判別で
きることになる。
本実施例によれば、８ビツトデータを書き込むべきＲＡ
Ｍ（４）の各アドレス毎に、１ビツトの判別ビットを付
加し、これによってＲＡＭ（４）の各アドレス毎の１ワ
ードを９ビツトで構成しており、従って、ＲＡＭ（４）
の各アドレスの書き込み内容を読み出すのみで、その書
き込み内容が、第１、第２のＣＰ Ｕ（１）（２）のど
ちらによって書き込み制御されたものであるかを容易に
判別できることになる。更に書き込み内容の在るＲＡＭ
（４）の所定アドレスをアクセスするのみで、書き込み
データと共に判別データが読み出されることから、該判
別データをアクセスするための特別なアドレスアクセス
命令が不要となり、プログラムステップ数の削減にも有
効である。
Ｍ（４）の各アドレス毎に、１ビツトの判別ビットを付
加し、これによってＲＡＭ（４）の各アドレス毎の１ワ
ードを９ビツトで構成しており、従って、ＲＡＭ（４）
の各アドレスの書き込み内容を読み出すのみで、その書
き込み内容が、第１、第２のＣＰ Ｕ（１）（２）のど
ちらによって書き込み制御されたものであるかを容易に
判別できることになる。更に書き込み内容の在るＲＡＭ
（４）の所定アドレスをアクセスするのみで、書き込み
データと共に判別データが読み出されることから、該判
別データをアクセスするための特別なアドレスアクセス
命令が不要となり、プログラムステップ数の削減にも有
効である。
（ト）発明の効果
本発明によれば、所定ビットの書き込みデータを書き込
むべきデータメモリの各アドレス毎に、判別ビットを付
加し、即ち書き込みデータを書き込むためのビットと判
別ビットとで、データメモリの各アドレス毎の１ワード
を構成している。
むべきデータメモリの各アドレス毎に、判別ビットを付
加し、即ち書き込みデータを書き込むためのビットと判
別ビットとで、データメモリの各アドレス毎の１ワード
を構成している。
従って、データメモリの各アドレスの書き込み内容を読
み出すのみで、その書き込み内容が第１゜第２のどちら
のＣＰＵによって書き込み制御されたものであるかを容
易に判別できる利点を有する。更に、書き込み内容の在
るデータメモリの所定アドレスをアクセスするのみで、
書き込みデータと共に判別データを読み出しできること
から、該判別データをアクセスするための特別なアドレ
スアクセス命令が不要となり、プログラムステップ数の
削減にも貢献できる等の利点が得られる。
み出すのみで、その書き込み内容が第１゜第２のどちら
のＣＰＵによって書き込み制御されたものであるかを容
易に判別できる利点を有する。更に、書き込み内容の在
るデータメモリの所定アドレスをアクセスするのみで、
書き込みデータと共に判別データを読み出しできること
から、該判別データをアクセスするための特別なアドレ
スアクセス命令が不要となり、プログラムステップ数の
削減にも貢献できる等の利点が得られる。
図面は、本発明のデータメモリの書き込みデータ判別回
路を示すブロック図である。 （１）・・・第１のＣＰ Ｕ、 （２）・・・第２の
ＣＰＵ、（４）・・・ＲＡＭ。
路を示すブロック図である。 （１）・・・第１のＣＰ Ｕ、 （２）・・・第２の
ＣＰＵ、（４）・・・ＲＡＭ。
Claims (2)
- （１）演算及び制御機能を持つ第１、第２のＣＰＵと、
前記第１、第２のＣＰＵによって書き込み／読み出し動
作を制御されると共に、前記第１、第２のＣＰＵに共用
されるデータメモリとを備え、該データメモリの指定ア
ドレスに書き込まれた所定ビットの書き込みデータが、
前記第１、第２のＣＰＵの何れによって書き込み制御さ
れたのかを判別する、データメモリの書き込みデータ判
別回路において、 前記データメモリの所定アドレスへのデータの書き込み
が前記第１、第２のＣＰＵの何れによって実行されたの
かを示す判別データを発生する判別データ発生端子を、
前記第１、第２のＣＰＵの少なくとも一方に備えると共
に、 前記判別データ発生端子から得られた判別データを書き
込む判別ビットを、前記データメモリの各アドレス毎に
備え、 前記データメモリの各アドレス毎の１ワードを、前記第
１又は第２のＣＰＵによって書き込みデータを書き込む
ためのビットと、前記判別ビットとで構成したことを特
徴とする、データメモリの書き込みデータ判別回路。 - （２）請求項（１）記載のデータメモリの書き込みデー
タ判別回路を備えたマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2806389A JPH02206863A (ja) | 1989-02-07 | 1989-02-07 | データメモリの書き込みデータ判別回路及びそれを備えたマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2806389A JPH02206863A (ja) | 1989-02-07 | 1989-02-07 | データメモリの書き込みデータ判別回路及びそれを備えたマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02206863A true JPH02206863A (ja) | 1990-08-16 |
Family
ID=12238307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2806389A Pending JPH02206863A (ja) | 1989-02-07 | 1989-02-07 | データメモリの書き込みデータ判別回路及びそれを備えたマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02206863A (ja) |
-
1989
- 1989-02-07 JP JP2806389A patent/JPH02206863A/ja active Pending
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