JPH0697442B2 - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPH0697442B2 JPH0697442B2 JP23363086A JP23363086A JPH0697442B2 JP H0697442 B2 JPH0697442 B2 JP H0697442B2 JP 23363086 A JP23363086 A JP 23363086A JP 23363086 A JP23363086 A JP 23363086A JP H0697442 B2 JPH0697442 B2 JP H0697442B2
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- JP
- Japan
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- eeprom
- read
- circuit
- memory
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- Expired - Lifetime
Links
- 230000006870 function Effects 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000002401 inhibitory effect Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気的に消去及び書込み可能な読出し専用メモ
リ（EEPROMと称す）を内蔵するマイクロコンピュータに
関する。
リ（EEPROMと称す）を内蔵するマイクロコンピュータに
関する。
従来のEEPROMを内蔵したマイクロコンピュータの例を第
４図に示す。従来のマイクロコンピュータ（以下マイコ
ンと称す。）に内蔵されたEEPROMは、EEPROMセル1,Yア
ドレスセレクター２−a,書込み読出し制御回路２−b,X
アドレスデコーダ3,書込み読出しデータ切換回路4,アド
レスラッチ5,アドレス入力バッファ６、EEPROMデータ入
出力バッファ7,EEPROM制御バッファ8,EEPROM制御回路９
で構成されている。38はEEPROMセルに書込み，読出し，
消去を制御する信号の入力端子、36はEEPROMのアドレス
入力端子、37はEEPROMデータの入出力端子である。
４図に示す。従来のマイクロコンピュータ（以下マイコ
ンと称す。）に内蔵されたEEPROMは、EEPROMセル1,Yア
ドレスセレクター２−a,書込み読出し制御回路２−b,X
アドレスデコーダ3,書込み読出しデータ切換回路4,アド
レスラッチ5,アドレス入力バッファ６、EEPROMデータ入
出力バッファ7,EEPROM制御バッファ8,EEPROM制御回路９
で構成されている。38はEEPROMセルに書込み，読出し，
消去を制御する信号の入力端子、36はEEPROMのアドレス
入力端子、37はEEPROMデータの入出力端子である。
端子38は消去信号，書込み信号または読出し信号のいず
れかの信号が有効入力である場合、EEPROM制御回路９が
アドレスラッチ5,書込み読出しデータ切換回路４の入力
回路を制御し、中央演算処理装置10（以下CPUと称す）
からのアドレス信号及びデータを無効にする。また、こ
の時アドレス入力端子36からの信号がアドレス入力バッ
ファ６およびアドレスラッチを介してＸアドレスデコー
ダに入力され、一方、入出力端子37に接続されるEEPROM
データ入出力バッファ７からの信号がデータ切換回路を
介してＹアドレスセレクター２−ａ及び書込み読出し制
御回路２−ｂに有効信号として入力され、EEPROMセル１
の消去又は書込み、又は読出しの動作が制御される。
れかの信号が有効入力である場合、EEPROM制御回路９が
アドレスラッチ5,書込み読出しデータ切換回路４の入力
回路を制御し、中央演算処理装置10（以下CPUと称す）
からのアドレス信号及びデータを無効にする。また、こ
の時アドレス入力端子36からの信号がアドレス入力バッ
ファ６およびアドレスラッチを介してＸアドレスデコー
ダに入力され、一方、入出力端子37に接続されるEEPROM
データ入出力バッファ７からの信号がデータ切換回路を
介してＹアドレスセレクター２−ａ及び書込み読出し制
御回路２−ｂに有効信号として入力され、EEPROMセル１
の消去又は書込み、又は読出しの動作が制御される。
上述した従来のEEPROMを内蔵したマイコンは、EEPROMに
格納されているデータの内容にかかわらず、外部端子よ
り入力される消去又は書込み又は読出し制御信号及びア
ドレス信号により消去又は書込み又は読出しの動作をお
こなうことができる。従って従来のマイコンは、CPUの
実行を指令する命令や、命令実行時に必要な定数がEEPR
OMに記憶されている時であってもデータの有無を確認す
る手段がないため、マイコンの使用者がすでに必要な情
報を記憶しているEEPROMに書込み操作、または消去操作
をおこなった時、前記EEPROMに書込まれていた情報が破
壊されたり、消去されたりするという欠点を有してい
た。
格納されているデータの内容にかかわらず、外部端子よ
り入力される消去又は書込み又は読出し制御信号及びア
ドレス信号により消去又は書込み又は読出しの動作をお
こなうことができる。従って従来のマイコンは、CPUの
実行を指令する命令や、命令実行時に必要な定数がEEPR
OMに記憶されている時であってもデータの有無を確認す
る手段がないため、マイコンの使用者がすでに必要な情
報を記憶しているEEPROMに書込み操作、または消去操作
をおこなった時、前記EEPROMに書込まれていた情報が破
壊されたり、消去されたりするという欠点を有してい
た。
本発明のマイクロコンピュータは、電気的に消去及び書
込み可能な読出し専用メモリの特定アドレス空間に設け
た書込み可能な読出し専用メモリセルと、該読出し専用
メモリセルに接続される制御ゲート群を備え、前記制御
ゲート群が前記特定アドレス空間を除くアドレス空間に
マッピングされた電気的に消去及び書込み可能な読出し
専用メモリの消去及び書込みを禁止する回路、および、
該消去及び書込みを禁止する制御を解除する回路を有す
る制御回路とを具備することを特徴とする。
込み可能な読出し専用メモリの特定アドレス空間に設け
た書込み可能な読出し専用メモリセルと、該読出し専用
メモリセルに接続される制御ゲート群を備え、前記制御
ゲート群が前記特定アドレス空間を除くアドレス空間に
マッピングされた電気的に消去及び書込み可能な読出し
専用メモリの消去及び書込みを禁止する回路、および、
該消去及び書込みを禁止する制御を解除する回路を有す
る制御回路とを具備することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明によるマイコンの第１の実施例を示すブ
ロック図である。このマイコンの特徴は、特定アドレス
空間にマッピングされたEEPROM21,特定アドレス選択デ
コーダ20及びEEPROM21によりEEPROMを制御するため制御
回路22を有していることである。第２図に制御回路22の
具体的論理回路を示し、この実施例の動作を説明する。
前述した従来例と同一の手段によりEEPROMセル１ヘデー
タを書込んだ後、書込んだデータを保護する場合、外部
アドレス入力端子36から第１の特定アドレス信号を入力
し、特定アドレス選択デコーダ20により、特定アドレス
空間にマッピングされたEEPROMセル51〜54のいずれかを
選択したEEPROM制御端子38から書込信号を入力すること
により従来と同一手段でEEPROMセル51〜54のいずれかに
書込みを行なう。
ロック図である。このマイコンの特徴は、特定アドレス
空間にマッピングされたEEPROM21,特定アドレス選択デ
コーダ20及びEEPROM21によりEEPROMを制御するため制御
回路22を有していることである。第２図に制御回路22の
具体的論理回路を示し、この実施例の動作を説明する。
前述した従来例と同一の手段によりEEPROMセル１ヘデー
タを書込んだ後、書込んだデータを保護する場合、外部
アドレス入力端子36から第１の特定アドレス信号を入力
し、特定アドレス選択デコーダ20により、特定アドレス
空間にマッピングされたEEPROMセル51〜54のいずれかを
選択したEEPROM制御端子38から書込信号を入力すること
により従来と同一手段でEEPROMセル51〜54のいずれかに
書込みを行なう。
EEPROMセル51〜54のいずれかに書込んだデータは第２図
に示す例ではEEPROMセル51〜54の出力を入力とし排他的
論理和回路61,62,63で偶数パリティ発生回路を構成する
制御回路22に入力され、この制御回路22がＸアドレスデ
コーダ３の動作を禁止するCST信号を生成する。従って
以後、端子36,37,38によりEEPROMセル１への消去，書込
み，読出しを行なう制御信号が入力されてもEEPROMセル
１を選択するためのＸアドレスデコーダ３が機能しない
ため、EEPROMセル１への消去，書込み，読出しを行なう
ことはできない。
に示す例ではEEPROMセル51〜54の出力を入力とし排他的
論理和回路61,62,63で偶数パリティ発生回路を構成する
制御回路22に入力され、この制御回路22がＸアドレスデ
コーダ３の動作を禁止するCST信号を生成する。従って
以後、端子36,37,38によりEEPROMセル１への消去，書込
み，読出しを行なう制御信号が入力されてもEEPROMセル
１を選択するためのＸアドレスデコーダ３が機能しない
ため、EEPROMセル１への消去，書込み，読出しを行なう
ことはできない。
また、前述の操作によりEEPROMセル１のデータの保護機
能が働いている時、その保護機能を解除する場合は、ア
ドレス入力端子36から第２の特定アドレス信号を入力
し、特定アドレス空間にマッピングされたEEPROMセル51
〜54を選択し、端子38からの書込み信号により保護機能
を実現したEEPROMセル以外のセルに書込みを行なう。第
２図の場合EEPROMセル51〜54の出力が偶数パリティ回路
としての制御回路22に接続されているため、前記操作に
より２つのEEPROMセルの出力が「１」，他の２つのEEPR
OMセルの出力が「０」になり、Ｘアドレスデコーダの動
作を禁止するCST信号が「０」となり、Ｘアドレスデコ
ーダの禁止機能が解除される。従って以降、端子36,37,
38によりEEPROMセル１への消去，書込み，読出しの制御
が可能となる。これらの一連の動作は特定アドレス空間
にマッピングされた（第２図の実施例ではEEPROMセル51
〜54の４ケ）EEPROMセル数だけの繰返しが有効となる。
能が働いている時、その保護機能を解除する場合は、ア
ドレス入力端子36から第２の特定アドレス信号を入力
し、特定アドレス空間にマッピングされたEEPROMセル51
〜54を選択し、端子38からの書込み信号により保護機能
を実現したEEPROMセル以外のセルに書込みを行なう。第
２図の場合EEPROMセル51〜54の出力が偶数パリティ回路
としての制御回路22に接続されているため、前記操作に
より２つのEEPROMセルの出力が「１」，他の２つのEEPR
OMセルの出力が「０」になり、Ｘアドレスデコーダの動
作を禁止するCST信号が「０」となり、Ｘアドレスデコ
ーダの禁止機能が解除される。従って以降、端子36,37,
38によりEEPROMセル１への消去，書込み，読出しの制御
が可能となる。これらの一連の動作は特定アドレス空間
にマッピングされた（第２図の実施例ではEEPROMセル51
〜54の４ケ）EEPROMセル数だけの繰返しが有効となる。
第３図は本発明の第２の実施例を示す回路図である。第
１の実施例は特定アドレス空間にマッピングされたEEPR
OMがEEPROMセル１のすべての消去，書込み，読出しを保
護又はその解除を行なったが、第３図は特定アドレス空
間にマッピングされEEPROMセル51〜54の出力とEEPROM制
御端子38によりEEPROMセル１をアクセスするEEPROM外部
アクセスモード信号の論理出力を得る論理出力回路33へ
入力しており、EEPROMセル51〜54の個々のセル出力がEE
PROMセル１のアドレス線を選択するアドレスデコーダ回
路出力X0〜Xmの各NOR回路の出力を禁止する働きをする
ことを示している。
１の実施例は特定アドレス空間にマッピングされたEEPR
OMがEEPROMセル１のすべての消去，書込み，読出しを保
護又はその解除を行なったが、第３図は特定アドレス空
間にマッピングされEEPROMセル51〜54の出力とEEPROM制
御端子38によりEEPROMセル１をアクセスするEEPROM外部
アクセスモード信号の論理出力を得る論理出力回路33へ
入力しており、EEPROMセル51〜54の個々のセル出力がEE
PROMセル１のアドレス線を選択するアドレスデコーダ回
路出力X0〜Xmの各NOR回路の出力を禁止する働きをする
ことを示している。
第３図をさらに詳しく説明すると、EEPROMセル51はEEPR
OMセル１のアドレス線を選択するアドレスデコーダ回路
出力X0,X1が、EEPROMセル52はEEPROMセル１のアドレス
線を選択するアドレスデコーダ回路出力X2〜Xlが、EEPR
OMセル53はEEPROMセル１のアドレス線を選択するアドレ
スデコーダ回路出力Xl+1〜Xm-4が、EEPROMセル54はEEPR
OMセル１のアドレス線を選択するアドレスデコーダ回路
出力Xm-3〜Xmがアクティブになることを禁止し、従って
第１の実施例と同様にEEPROMセル１のデータの保護を実
現することができる。
OMセル１のアドレス線を選択するアドレスデコーダ回路
出力X0,X1が、EEPROMセル52はEEPROMセル１のアドレス
線を選択するアドレスデコーダ回路出力X2〜Xlが、EEPR
OMセル53はEEPROMセル１のアドレス線を選択するアドレ
スデコーダ回路出力Xl+1〜Xm-4が、EEPROMセル54はEEPR
OMセル１のアドレス線を選択するアドレスデコーダ回路
出力Xm-3〜Xmがアクティブになることを禁止し、従って
第１の実施例と同様にEEPROMセル１のデータの保護を実
現することができる。
なお特定アドレス空間にマッピングされたEEPROMセル51
〜54に端子36〜38からの制御信号によりそのデータの書
込みを行なった場合の説明を行なったが、EEPROMの読出
し／書込みを外部端子から制御信号を入力して行なうの
でなく、命令によりCPUが生成する読出し／書込み信号
により、CPUから入出力されるデータを読出したり書込
んだりすることも可能であり。端子36〜38のかわりにCP
U10が同等の制御をEEPROMセル51〜54に対して行なうこ
とができることは明白であり、同様な効果を得ることが
できる。
〜54に端子36〜38からの制御信号によりそのデータの書
込みを行なった場合の説明を行なったが、EEPROMの読出
し／書込みを外部端子から制御信号を入力して行なうの
でなく、命令によりCPUが生成する読出し／書込み信号
により、CPUから入出力されるデータを読出したり書込
んだりすることも可能であり。端子36〜38のかわりにCP
U10が同等の制御をEEPROMセル51〜54に対して行なうこ
とができることは明白であり、同様な効果を得ることが
できる。
以上説明したように本発明は、特定アドレス空間にEEPR
OM21を設け、そのセルの出力に特定アドレス空間以外の
EEPROMセル１を制御するための回路を設けることにより
EEPROMセル１に書込まれたデータを電気的に保護できる
効果がある。
OM21を設け、そのセルの出力に特定アドレス空間以外の
EEPROMセル１を制御するための回路を設けることにより
EEPROMセル１に書込まれたデータを電気的に保護できる
効果がある。
第１図は本発明の第１の実施例のブロック図、第２図は
第１図の一部を示す回路図、第３図は本発明の第２の実
施例のブロック図、第４図は従来例のブロック図であ
る。 １……EEPROMセル、２−ａ……Ｙアドレスセレクター、
２−ｂ……書込み読出し制御回路、３……Ｘアドレスデ
コーダ、４……書込み読出しデータ切換回路、５……ア
ドレスラッチ、６……アドレス入力バッファ、７……EE
PROMデータ入出力バッファ、８……EEPROM制御バッフ
ァ、９……EEPROM制御回路、10……CPU、20……特定ア
ドレス選択デコーダ、21……特定アドレス空間にあるEE
PROM、22……特定アドレス空間にあるEEPROMの制御回
路、36……アドレス入力端子、37……EEPROMデータの入
出力端子、38……EEPROM制御端子、51〜54……特定アド
レス空間にあるEEPROMセル、61〜63……排他的論理和回
路、CST……Ｘアドレスデコーダの出力を禁止する信
号。
第１図の一部を示す回路図、第３図は本発明の第２の実
施例のブロック図、第４図は従来例のブロック図であ
る。 １……EEPROMセル、２−ａ……Ｙアドレスセレクター、
２−ｂ……書込み読出し制御回路、３……Ｘアドレスデ
コーダ、４……書込み読出しデータ切換回路、５……ア
ドレスラッチ、６……アドレス入力バッファ、７……EE
PROMデータ入出力バッファ、８……EEPROM制御バッフ
ァ、９……EEPROM制御回路、10……CPU、20……特定ア
ドレス選択デコーダ、21……特定アドレス空間にあるEE
PROM、22……特定アドレス空間にあるEEPROMの制御回
路、36……アドレス入力端子、37……EEPROMデータの入
出力端子、38……EEPROM制御端子、51〜54……特定アド
レス空間にあるEEPROMセル、61〜63……排他的論理和回
路、CST……Ｘアドレスデコーダの出力を禁止する信
号。
Claims (1)
- 【請求項１】外部端子より直接アドレッシング可能で、
内蔵する中央演算処理装置がアクセス可能な電気的に消
去及び書込可能な第１の読み出し専用メモリと、該第１
の読み出し専用メモリに接続されるアドレスデコーダ・
セレクタ回路と、前記第１の読み出し専用メモリとアド
レス空間の異なる電気的に書込可能な第２の読み出し専
用メモリと、該第２の読み出し専用メモリの出力データ
が入力され、前記アドレスデコーダ・セレクタ回路の選
択機能を停止する手段及び、選択機能の停止を解除する
手段を有する制御回路を備え、該制御回路が、前記第２
の読み出し専用メモリに書込まれたデータのパリティ演
算の結果により、前記アドレスデコーダ・セレクタ回路
の選択機能を停止する手段または選択機能の停止を解除
する手段のどちらかの制御を行う論理を有し、前記アド
レスデコーダ・セレクタ回路の選択機能を停止する手段
によって前記第１の読み出し専用メモリへのデータの消
去／書込の禁止を、前記アドレスデコーダ・セレクタ回
路の選択機能の停止を解除する手段によって前記第１の
読み出し専用メモリのデータの消去／書込の禁止の解除
を可能とすることを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23363086A JPH0697442B2 (ja) | 1986-09-30 | 1986-09-30 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23363086A JPH0697442B2 (ja) | 1986-09-30 | 1986-09-30 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6386049A JPS6386049A (ja) | 1988-04-16 |
| JPH0697442B2 true JPH0697442B2 (ja) | 1994-11-30 |
Family
ID=16958053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23363086A Expired - Lifetime JPH0697442B2 (ja) | 1986-09-30 | 1986-09-30 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697442B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0812646B2 (ja) * | 1989-03-03 | 1996-02-07 | 三菱電機株式会社 | 半導体集積回路 |
| JPH05307507A (ja) * | 1991-04-01 | 1993-11-19 | Nec Corp | 記憶装置 |
| JP4932416B2 (ja) * | 2006-09-29 | 2012-05-16 | 株式会社吉野工業所 | 位置合わせ容器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61101856A (ja) * | 1984-10-24 | 1986-05-20 | Nec Ic Microcomput Syst Ltd | 記憶装置 |
-
1986
- 1986-09-30 JP JP23363086A patent/JPH0697442B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6386049A (ja) | 1988-04-16 |
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