JPH02206910A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH02206910A JPH02206910A JP1027193A JP2719389A JPH02206910A JP H02206910 A JPH02206910 A JP H02206910A JP 1027193 A JP1027193 A JP 1027193A JP 2719389 A JP2719389 A JP 2719389A JP H02206910 A JPH02206910 A JP H02206910A
- Authority
- JP
- Japan
- Prior art keywords
- transfer gate
- memory cell
- circuit
- shift register
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、集積回路に係り、特に、メモリセルの記憶内
容に応じて、ダイナミックシフトレジスタ又はＤ型フリ
ップ７０ツブのいずれとしても動作可能な、素子数が少
なく、汎用性の高い集積回路に関するものである。
容に応じて、ダイナミックシフトレジスタ又はＤ型フリ
ップ７０ツブのいずれとしても動作可能な、素子数が少
なく、汎用性の高い集積回路に関するものである。
シーケンシャルメモリの１つであるシフトレジスタは、
基本的にはフリツプフロツプ回路、又は複数のトランス
ファゲートトランジスタ付のインバータをカスケードに
接続して構成され、入力されたデータは転送りロックに
よって順次後段へ転送された後、直列的な、あるいは数
ビツト単位の並列的な信号として呼び出される。 例えばＤ型フリップフロップを利用してシフトレジスタ
を構成する場合、従来のＣＭＯ３）ランスファゲートト
ランジスタを使ったＤ型フリップ７０ツブは、第４図に
示す如く、４個のトランスファゲート（トランジスタ）
１０．１２．１４．１６と、同じく４個のインバータ２
０．２２．２４．２６とを用いて構成されている０図に
おいては、Ｄは入力端子、Ｑは出力端子である。 前記トランスファゲート１０．１２．１４．１６は、Ｃ
ＭＯ３ＩＩ成の場合、第５図に示す如く、ｎチャネルト
ランジスタ（ＭＯＳ ＦＥＴ＞１ＯＡとｐチャネルト
ランジスタ（ＭＯＳ ＦＥＴ）１０Ｂを並列接続した
構成とされており、その制御ゲートＩＯＣ及びＩＯＣに
、相互に位相が１８０°異なる制御信号を入力すること
によって、常に、いずれか一方がオンで他方がオフとな
るように制御されている。 各トランスファゲート１０．１２．１４．１６の制御ゲ
ートＩＯＣ及びＩＯＤには、第４図中に示した如く、イ
ンバータ３０．３２を用いてタロツクＣＫを反転するこ
とによって得られた、相互に位相が１８０゛異なる同一
の制御信号φ、φが加えられている。 このＤ型フリップフロップにおいては、Ｄ端子に入力さ
れる信号を、クロック信号ＣＫがＬレベルであるときく
即ち制御信号φがＬレベルであるとき）に前段（図の左
側）に取込み、クロック信号ＣＫがＨレベルとなったと
きに、後段に移動することにより、ＳＲＡＭのようにラ
ッチして記録するものである。
基本的にはフリツプフロツプ回路、又は複数のトランス
ファゲートトランジスタ付のインバータをカスケードに
接続して構成され、入力されたデータは転送りロックに
よって順次後段へ転送された後、直列的な、あるいは数
ビツト単位の並列的な信号として呼び出される。 例えばＤ型フリップフロップを利用してシフトレジスタ
を構成する場合、従来のＣＭＯ３）ランスファゲートト
ランジスタを使ったＤ型フリップ７０ツブは、第４図に
示す如く、４個のトランスファゲート（トランジスタ）
１０．１２．１４．１６と、同じく４個のインバータ２
０．２２．２４．２６とを用いて構成されている０図に
おいては、Ｄは入力端子、Ｑは出力端子である。 前記トランスファゲート１０．１２．１４．１６は、Ｃ
ＭＯ３ＩＩ成の場合、第５図に示す如く、ｎチャネルト
ランジスタ（ＭＯＳ ＦＥＴ＞１ＯＡとｐチャネルト
ランジスタ（ＭＯＳ ＦＥＴ）１０Ｂを並列接続した
構成とされており、その制御ゲートＩＯＣ及びＩＯＣに
、相互に位相が１８０°異なる制御信号を入力すること
によって、常に、いずれか一方がオンで他方がオフとな
るように制御されている。 各トランスファゲート１０．１２．１４．１６の制御ゲ
ートＩＯＣ及びＩＯＤには、第４図中に示した如く、イ
ンバータ３０．３２を用いてタロツクＣＫを反転するこ
とによって得られた、相互に位相が１８０゛異なる同一
の制御信号φ、φが加えられている。 このＤ型フリップフロップにおいては、Ｄ端子に入力さ
れる信号を、クロック信号ＣＫがＬレベルであるときく
即ち制御信号φがＬレベルであるとき）に前段（図の左
側）に取込み、クロック信号ＣＫがＨレベルとなったと
きに、後段に移動することにより、ＳＲＡＭのようにラ
ッチして記録するものである。
しかしながら、このようなり型フリップフロップを用い
てスタティックシフトレジスタを構成する場合は、１つ
のフリップフロップが１ビツトに対応するため、ビット
数分のフリップフロップ（４ビツトのシフトレジスタで
は第６図に示す如く４つのフリップフロップ）を用意す
る必要があり、素子数が多く、面積が大きくなるという
問題点を有していた。 本発明は、前記従来の問題点を解消するべくなされたも
ので、少ないトランジスタ数で容易にシフトレジスタを
構成することができ、しかも、メモリセルの記憶内容に
応じてダイナミックシフトレジスタ又はＤ型フリップフ
ロップのいずれとしても動作可能な集積回路を提供する
ことを課題とする。
てスタティックシフトレジスタを構成する場合は、１つ
のフリップフロップが１ビツトに対応するため、ビット
数分のフリップフロップ（４ビツトのシフトレジスタで
は第６図に示す如く４つのフリップフロップ）を用意す
る必要があり、素子数が多く、面積が大きくなるという
問題点を有していた。 本発明は、前記従来の問題点を解消するべくなされたも
ので、少ないトランジスタ数で容易にシフトレジスタを
構成することができ、しかも、メモリセルの記憶内容に
応じてダイナミックシフトレジスタ又はＤ型フリップフ
ロップのいずれとしても動作可能な集積回路を提供する
ことを課題とする。
本発明は、集積回路において、メモリセルと、該メモリ
セルにより状態が決定されるクロック発生回路と、２個
のインバータ及びトランスファゲートからなる２組のラ
ッチ回路と、該２組のラッチ回路の１つと入力端子間に
接続されたトランスファゲートと、前記２組のラッチ回
路の間に接続されたトランスファゲートとを備え、前記
クロック発生回路で発生したタロツク信号が、前記トラ
ンスファゲートの制御ゲートに接続され、前記メモリセ
ルの記憶内容に応じてダイナミックシフトレジスタ又は
Ｄ型フリップフロップとして動作するようにして、前記
課題を達成したものである。
セルにより状態が決定されるクロック発生回路と、２個
のインバータ及びトランスファゲートからなる２組のラ
ッチ回路と、該２組のラッチ回路の１つと入力端子間に
接続されたトランスファゲートと、前記２組のラッチ回
路の間に接続されたトランスファゲートとを備え、前記
クロック発生回路で発生したタロツク信号が、前記トラ
ンスファゲートの制御ゲートに接続され、前記メモリセ
ルの記憶内容に応じてダイナミックシフトレジスタ又は
Ｄ型フリップフロップとして動作するようにして、前記
課題を達成したものである。
本発明は、一つのＤ型フリップフロップが、ダイナミッ
クシフトレジスタとして使用すれば、２ビツト分のデー
タを記憶することができ、少ないトランジスタ数、即ち
小さい面積でシフトレジスタを構成することが可能なこ
とに着目してなされたものである。更に、クロックの切
替を可能とし、メモリセルの記憶内容に応じてクロック
の状態を切替えることによって、ダイナミックシフトレ
ジスタ又はＤ型フリップフロップのいずれとしても動作
可能として、汎用性を高めなものである。
クシフトレジスタとして使用すれば、２ビツト分のデー
タを記憶することができ、少ないトランジスタ数、即ち
小さい面積でシフトレジスタを構成することが可能なこ
とに着目してなされたものである。更に、クロックの切
替を可能とし、メモリセルの記憶内容に応じてクロック
の状態を切替えることによって、ダイナミックシフトレ
ジスタ又はＤ型フリップフロップのいずれとしても動作
可能として、汎用性を高めなものである。
以下図面を参照して、本発明の実施例を詳細に説明する
。 本発明の実施例は、第１図に示す如く、メモリセル４０
と、該メモリセル４０の出力信号（Ｄ型フリップフロッ
プとシフトレジスタの機能を切換えるための信号）ＣＴ
Ｌにより状態が決定されるクロック発生回路４２と、２
個のインバータ（２０，２２）、（２４，２６）及びト
ランスファゲート１２．１６からなる２組のラッチ回路
４４．４６と、第１のラッチ回路４４と入力端子り間に
接続されたトランスファゲート１０と、前記２組のラッ
チ回路４４．４６の間に接続されたトランスファゲート
１４とを主に備えている。 更に、本実施例をダイナミックシフトレジスタとして使
用する際に、前記第１のラッチ回路４４の出力を、出力
端子ＱＯを介して出力可能とするためのインバータ４８
が備えられている。 前記クロック発生回路４２からは４組の制御信号 （φ
引 、 φ ａｔ ） 、 （φ ０２、 φ
０２ ） 、 （φ Ｃ１、φ。、）、（φｃ
２、φｃｚ ）を出力するようにされている。ここで、
第１の制御信号φ口１、φｏ１は、前記トランスファゲ
ート１０に入力されている。又、第２の制御信号φｏ２
、φｏｚは、前記トランスファゲート１４に入力されて
いる。又、第３の制御信号φＣ１、φＣ１は、前記第１
のラッチ回路４４のトランスファゲート１２に入力され
ている。又、第４の制御信号φｃ２、φｃ２は、前記第
２のラッチ回路４６のトランスファゲート１６に入力さ
れている。 以下、実施例の作用を説明する。 まず、通常のＤ型フリップフロップとして動作させる場
合には、前記メモリセル出力信号ＣＴＬを例えばＬレベ
ルとする。すると、前記クロック発生回路４２は、第２
図に示す如く、制御信号φ０１、φＤ２、φＣ１、φＣ
２及びφｏｉ、φｒＩ２、φＣ１，φｃ２として、それ
ぞれ同一の波形を出力する。従つて、Ｄ入力端子に入力
される信号がラッチされ、通常のＤ型フリップフロップ
の出力が出力端子Ｑ１に現れる。 一方、シフトレジスタとして動作させる場合には、前記
メモリセル出力信号ＣＴＬを、例えばＨレベルとする。 すると、クロック発生回路４２から発生される制御信号
のうち、φｃ１、φｃ２は、いずれもＬレベルに固定さ
れ、φｃ１、φｃ２は、いずれもＨレベルに固定される
。これによって、ラッチ回路４４．４６内のトランスフ
ァゲート１２．１６は、オフで固定され、各ラッチ回路
４４．４６の上段のみが使用される状態となる。 更に・φ０１、φ引・φｏ２、φ０２は、それぞれ第３
図に示す如くとなる。従って、入力端子りに入力された
信号が、第１のラッチ回路４４の出力に対応する出力端
子ＱＯでは、第３図に示すような信号となり、又、第２
のラッチ回路４６の出力端子Ｑ１では、同じく第３図に
示すような信号となって、シフトレジスタとして動作す
る。 以上のようにして、メモリセルの記憶内容に応じて、同
じ集積回路が、ダイナミックシフトレジスタ又はＤ型フ
リップフロップのいずれとしても動作することができる
。
。 本発明の実施例は、第１図に示す如く、メモリセル４０
と、該メモリセル４０の出力信号（Ｄ型フリップフロッ
プとシフトレジスタの機能を切換えるための信号）ＣＴ
Ｌにより状態が決定されるクロック発生回路４２と、２
個のインバータ（２０，２２）、（２４，２６）及びト
ランスファゲート１２．１６からなる２組のラッチ回路
４４．４６と、第１のラッチ回路４４と入力端子り間に
接続されたトランスファゲート１０と、前記２組のラッ
チ回路４４．４６の間に接続されたトランスファゲート
１４とを主に備えている。 更に、本実施例をダイナミックシフトレジスタとして使
用する際に、前記第１のラッチ回路４４の出力を、出力
端子ＱＯを介して出力可能とするためのインバータ４８
が備えられている。 前記クロック発生回路４２からは４組の制御信号 （φ
引 、 φ ａｔ ） 、 （φ ０２、 φ
０２ ） 、 （φ Ｃ１、φ。、）、（φｃ
２、φｃｚ ）を出力するようにされている。ここで、
第１の制御信号φ口１、φｏ１は、前記トランスファゲ
ート１０に入力されている。又、第２の制御信号φｏ２
、φｏｚは、前記トランスファゲート１４に入力されて
いる。又、第３の制御信号φＣ１、φＣ１は、前記第１
のラッチ回路４４のトランスファゲート１２に入力され
ている。又、第４の制御信号φｃ２、φｃ２は、前記第
２のラッチ回路４６のトランスファゲート１６に入力さ
れている。 以下、実施例の作用を説明する。 まず、通常のＤ型フリップフロップとして動作させる場
合には、前記メモリセル出力信号ＣＴＬを例えばＬレベ
ルとする。すると、前記クロック発生回路４２は、第２
図に示す如く、制御信号φ０１、φＤ２、φＣ１、φＣ
２及びφｏｉ、φｒＩ２、φＣ１，φｃ２として、それ
ぞれ同一の波形を出力する。従つて、Ｄ入力端子に入力
される信号がラッチされ、通常のＤ型フリップフロップ
の出力が出力端子Ｑ１に現れる。 一方、シフトレジスタとして動作させる場合には、前記
メモリセル出力信号ＣＴＬを、例えばＨレベルとする。 すると、クロック発生回路４２から発生される制御信号
のうち、φｃ１、φｃ２は、いずれもＬレベルに固定さ
れ、φｃ１、φｃ２は、いずれもＨレベルに固定される
。これによって、ラッチ回路４４．４６内のトランスフ
ァゲート１２．１６は、オフで固定され、各ラッチ回路
４４．４６の上段のみが使用される状態となる。 更に・φ０１、φ引・φｏ２、φ０２は、それぞれ第３
図に示す如くとなる。従って、入力端子りに入力された
信号が、第１のラッチ回路４４の出力に対応する出力端
子ＱＯでは、第３図に示すような信号となり、又、第２
のラッチ回路４６の出力端子Ｑ１では、同じく第３図に
示すような信号となって、シフトレジスタとして動作す
る。 以上のようにして、メモリセルの記憶内容に応じて、同
じ集積回路が、ダイナミックシフトレジスタ又はＤ型フ
リップフロップのいずれとしても動作することができる
。
第１図は、本発明に係る集積回路の実施例の構成を示す
回路図、 第２図は、前記実施例における、Ｄ型フリップフロップ
として動作している時の各部信号波形の例を示す線図、 第３図は、同じくシフトレジスタとして動作している時
の各部信号波形の例を示す線図、第４図は、従来のり型
フリップフロップの一例の構成を示す回路図、 第５図は、トランスファゲートの構成例を示す回路図、 第６図は、Ｄ型フリップフロップを用いて構成された４
ビツトのスタティックシフトレジスタの例を示すブロッ
ク線図である。 ２０．２２．２４．２６・・・インバータ、４０・・・
メモリセル、 ＣＴＬ・・・メモリセル出力信号、 ４２・・・クロック発生回路、 ４４．４６・・・ラッチ回路、 Ｄ・・・入力端子、 ＱＯｌＱｌ、Ｑｌ・・・出力端子。
回路図、 第２図は、前記実施例における、Ｄ型フリップフロップ
として動作している時の各部信号波形の例を示す線図、 第３図は、同じくシフトレジスタとして動作している時
の各部信号波形の例を示す線図、第４図は、従来のり型
フリップフロップの一例の構成を示す回路図、 第５図は、トランスファゲートの構成例を示す回路図、 第６図は、Ｄ型フリップフロップを用いて構成された４
ビツトのスタティックシフトレジスタの例を示すブロッ
ク線図である。 ２０．２２．２４．２６・・・インバータ、４０・・・
メモリセル、 ＣＴＬ・・・メモリセル出力信号、 ４２・・・クロック発生回路、 ４４．４６・・・ラッチ回路、 Ｄ・・・入力端子、 ＱＯｌＱｌ、Ｑｌ・・・出力端子。
Claims (1)
- （１）メモリセルと、 該メモリセルにより状態が決定されるクロック発生回路
と、 ２個のインバータ及びトランスファゲートからなる２組
のラッチ回路と、 該２組のラッチ回路の１つと入力端子間に接続されたト
ランスファゲートと、 前記２組のラッチ回路の間に接続されたトランスファゲ
ートとを備え、 前記クロック発生回路で発生したクロック信号が、前記
トランスファゲートの制御ゲートに接続され、前記メモ
リセルの記憶内容に応じてダイナミックシフトレジスタ
又はＤ型フリップフロップとして動作することを特徴と
する集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1027193A JPH02206910A (ja) | 1989-02-06 | 1989-02-06 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1027193A JPH02206910A (ja) | 1989-02-06 | 1989-02-06 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02206910A true JPH02206910A (ja) | 1990-08-16 |
Family
ID=12214251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1027193A Pending JPH02206910A (ja) | 1989-02-06 | 1989-02-06 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02206910A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USH1796H (en) * | 1996-05-02 | 1999-07-06 | Sun Microsystems, Inc. | Method and circuit for eliminating hold time violations in synchronous circuits |
-
1989
- 1989-02-06 JP JP1027193A patent/JPH02206910A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USH1796H (en) * | 1996-05-02 | 1999-07-06 | Sun Microsystems, Inc. | Method and circuit for eliminating hold time violations in synchronous circuits |
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