JPH0580080B2 - - Google Patents
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- JPH0580080B2 JPH0580080B2 JP62139405A JP13940587A JPH0580080B2 JP H0580080 B2 JPH0580080 B2 JP H0580080B2 JP 62139405 A JP62139405 A JP 62139405A JP 13940587 A JP13940587 A JP 13940587A JP H0580080 B2 JPH0580080 B2 JP H0580080B2
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- 238000010586 diagram Methods 0.000 description 4
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
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- Logic Circuits (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は半導体集積回路に関し、特にメモリ
の出力段に設けられるラツチ回路やシフトレジス
タ回路として使用される半導体集積回路に関す
る。
の出力段に設けられるラツチ回路やシフトレジス
タ回路として使用される半導体集積回路に関す
る。
（従来の技術）
近年、特殊用途向けをねらつた専用メモリの開
発が活発化しているが、特にテレビやビデオ等の
画像処理分野では大容量で低コストのDRAMが
特に注目されている。
発が活発化しているが、特にテレビやビデオ等の
画像処理分野では大容量で低コストのDRAMが
特に注目されている。
従来、DRAMを画像用に使用する場合には、
データの読み書きのために並列一直列変換する回
路を外付けにしなければならなかつた。しかし、
最近ではチツプ内部にシフトレジスタを内蔵さ
せ、RAMから並列にデータを読み出してシフト
レジスタに移し、このシフトレジスタから外部へ
データを高速転送する構成のDRAMが出現して
いる。
データの読み書きのために並列一直列変換する回
路を外付けにしなければならなかつた。しかし、
最近ではチツプ内部にシフトレジスタを内蔵さ
せ、RAMから並列にデータを読み出してシフト
レジスタに移し、このシフトレジスタから外部へ
データを高速転送する構成のDRAMが出現して
いる。
画像用メモリに要求される動作速度はサイクル
時間が数10ns程度と高速であるため、その出力段
に設けられるシフトレジスタは高速動作が可能で
しかも動作の信頼性の高いものが要求される。
時間が数10ns程度と高速であるため、その出力段
に設けられるシフトレジスタは高速動作が可能で
しかも動作の信頼性の高いものが要求される。
第９図は従来使用されているシフトレジスタで
ある。
ある。
このシフトレジスタは、ソース電極を電源電圧
VCCに接続したＰチヤンネルMOSトランジスタＰ
９１と、ソース電極を接地電圧VSSに接続したＮ
チヤネルMOSトランジスタＮ９１のゲート電極
同士をそれぞれ接続したCMOSインバータ回路
と、そのそれぞれのドレイン電極間にスイツチ用
MOSトランジスタＰ９２及びＮ９２を設けたい
わゆるクロツクド・インバータ回路と称する回路
９１に対してインバータ回路９５とクロツクド・
インバータ回路９４とから成るフリツプフロツプ
回路９３を接続してラツチ回路９０を構成し、こ
のラツチ回路を２段直列接続することで構成され
たものである。前段回路９０をマスター部、後段
回路１００をスレーブ部と称する。
VCCに接続したＰチヤンネルMOSトランジスタＰ
９１と、ソース電極を接地電圧VSSに接続したＮ
チヤネルMOSトランジスタＮ９１のゲート電極
同士をそれぞれ接続したCMOSインバータ回路
と、そのそれぞれのドレイン電極間にスイツチ用
MOSトランジスタＰ９２及びＮ９２を設けたい
わゆるクロツクド・インバータ回路と称する回路
９１に対してインバータ回路９５とクロツクド・
インバータ回路９４とから成るフリツプフロツプ
回路９３を接続してラツチ回路９０を構成し、こ
のラツチ回路を２段直列接続することで構成され
たものである。前段回路９０をマスター部、後段
回路１００をスレーブ部と称する。
そして、マスター部９０のクロツクド・インバ
ータ回路９１のスイツチ用MOSトランジスタＰ
９２のゲート電極にクロツクパルスを、Ｎ９２
にその逆極性のパルスφを与え、フリツプフロツ
プ回路９３のクロツクド・インバータ回路９４の
スイツチ用MOSトランジスタＰ９４のゲート電
極にクロツクパルスφを、Ｎ９４にを与える。
ータ回路９１のスイツチ用MOSトランジスタＰ
９２のゲート電極にクロツクパルスを、Ｎ９２
にその逆極性のパルスφを与え、フリツプフロツ
プ回路９３のクロツクド・インバータ回路９４の
スイツチ用MOSトランジスタＰ９４のゲート電
極にクロツクパルスφを、Ｎ９４にを与える。
一方、スレーブ部１００のクロツクド・インバ
ータ回路１０１のスイツチ用MOSトランジスタ
Ｐ１０２のゲート電極にφ、Ｎ１０２にを与
え、フリツプフロツプ回路１０３のクロツクド・
インバータ回路１０４のスイツチ用MOSトラン
ジスタＰ１０４のゲート電極にを、Ｎ１０４に
φを与える。
ータ回路１０１のスイツチ用MOSトランジスタ
Ｐ１０２のゲート電極にφ、Ｎ１０２にを与
え、フリツプフロツプ回路１０３のクロツクド・
インバータ回路１０４のスイツチ用MOSトラン
ジスタＰ１０４のゲート電極にを、Ｎ１０４に
φを与える。
このように互いに逆相のクロツクφ，で動作
制御されるクロツクド・インバータ回路を用いて
構成したシフトレジスタの動作を以下に説明す
る。
制御されるクロツクド・インバータ回路を用いて
構成したシフトレジスタの動作を以下に説明す
る。
まず第１の状態すなわちクロツクが低レベル
（0V），φが高レベル（5V）の時には、マスター
部９０のクロツクド・インバータ回路９１のスイ
ツチ用MOSトランジスタＰ９２，Ｎ９２が同時
にオンし、CMOSインバータ回路がインバータ
動作し、入力信号Vinを反転且つ遅延してノード
ｆまで出力する。この時、フリツプフロツプ回路
９３のスイツチ用MOSトランジスタＰ９４，Ｎ
９４は共にオフしている。
（0V），φが高レベル（5V）の時には、マスター
部９０のクロツクド・インバータ回路９１のスイ
ツチ用MOSトランジスタＰ９２，Ｎ９２が同時
にオンし、CMOSインバータ回路がインバータ
動作し、入力信号Vinを反転且つ遅延してノード
ｆまで出力する。この時、フリツプフロツプ回路
９３のスイツチ用MOSトランジスタＰ９４，Ｎ
９４は共にオフしている。
また、スレーブ部１００のスイツチ用MOSト
ランジスタＰ１０２，Ｎ１０２は共にオフしてい
て、ノードｆの出力を取込むことはしない。フリ
ツプフロツプ回路１０３のスイツチ用MOSトラ
ンジスタＰ１０４，Ｎ１０４は共にオンしていて
前の状態のデータをラツチしている。
ランジスタＰ１０２，Ｎ１０２は共にオフしてい
て、ノードｆの出力を取込むことはしない。フリ
ツプフロツプ回路１０３のスイツチ用MOSトラ
ンジスタＰ１０４，Ｎ１０４は共にオンしていて
前の状態のデータをラツチしている。
第２の状態すなわちが低レベルから高レベル
へ、φが高レベルら低レベルとなつた時には、マ
スター部９０ではスイツチ用MOSトランジスタ
Ｐ９２，Ｎ９２が共にオフする。これと同時に、
フリツプフロツプ回路９３のスイツチ用MOSト
ランジスタＰ９４，Ｎ９４がオンし、今まで記憶
してしたデータをラツチし続ける。さらに、スレ
ーブ部１００では、スイツチ用MOSトランジス
タＰ１０２，Ｎ１０２が共にオンし、ノードｆの
データを取込みこれを出力端子OUTに出力する。
へ、φが高レベルら低レベルとなつた時には、マ
スター部９０ではスイツチ用MOSトランジスタ
Ｐ９２，Ｎ９２が共にオフする。これと同時に、
フリツプフロツプ回路９３のスイツチ用MOSト
ランジスタＰ９４，Ｎ９４がオンし、今まで記憶
してしたデータをラツチし続ける。さらに、スレ
ーブ部１００では、スイツチ用MOSトランジス
タＰ１０２，Ｎ１０２が共にオンし、ノードｆの
データを取込みこれを出力端子OUTに出力する。
次に第３の状態つまりが高レベル、φが低レ
ベルとなつた時には、マスター部９０のフリツプ
フロツプ回路９３が働いていて、記憶しているデ
ータを保持し続けている。スイツチ用MOSトラ
ンジスタＰ９２，Ｎ９２は共にオフしているため
入力信号Vinが変化しても出力信号Voutは変化
しない。
ベルとなつた時には、マスター部９０のフリツプ
フロツプ回路９３が働いていて、記憶しているデ
ータを保持し続けている。スイツチ用MOSトラ
ンジスタＰ９２，Ｎ９２は共にオフしているため
入力信号Vinが変化しても出力信号Voutは変化
しない。
第４の状態つまりが高レベルから低レベル
ヘ、φが低レベルから高レベルとなる時には、ス
レーブ部１００ではスイツチ用MOSトランジス
タＰ１０２，Ｎ１０２が共にオフすると同時にフ
リツプフロツプ回路１０３のスイツチ用MOSト
ランジスタＰ１０４，Ｎ１０４が共にオンし、フ
リツプフロツプ回路１０３が働いてデータをラツ
チする。このデータは、第３の時点でマスター部
９０に記憶されていたものであり、新しいデータ
ではないため出力信号Voutには変化がない。さ
らに、マスター部９０ではスイツチ用MOSトラ
ンジスタＰ９２，Ｎ９２が共にオンし、またフリ
ツプフロツプ回路９３のスイツチ用MOSトラン
ジスタＰ９４，Ｎ９４が共にオフするため、新し
い入力信号Vinが取込まれる。
ヘ、φが低レベルから高レベルとなる時には、ス
レーブ部１００ではスイツチ用MOSトランジス
タＰ１０２，Ｎ１０２が共にオフすると同時にフ
リツプフロツプ回路１０３のスイツチ用MOSト
ランジスタＰ１０４，Ｎ１０４が共にオンし、フ
リツプフロツプ回路１０３が働いてデータをラツ
チする。このデータは、第３の時点でマスター部
９０に記憶されていたものであり、新しいデータ
ではないため出力信号Voutには変化がない。さ
らに、マスター部９０ではスイツチ用MOSトラ
ンジスタＰ９２，Ｎ９２が共にオンし、またフリ
ツプフロツプ回路９３のスイツチ用MOSトラン
ジスタＰ９４，Ｎ９４が共にオフするため、新し
い入力信号Vinが取込まれる。
すなわち、このシフトレジスタにあつては、出
力信号Voutは前記第２の過渡状態においてその
時点における入力信号Vinの値となり、そして次
に再び第２の状態が起きるまでその値を保持する
ようになつている。
力信号Voutは前記第２の過渡状態においてその
時点における入力信号Vinの値となり、そして次
に再び第２の状態が起きるまでその値を保持する
ようになつている。
このような動作が確実に行われるためには常に
完全に逆極性となる２つのクロツクφ，が必要
であるが、このようなクロツクを発生させること
は難しく、また発生させると回路構成が複雑化し
てチツプ面積の増大を招くことになる。また、外
部信号で完全に逆極性のクロツクを入力したとし
てもそれで直接内部回路を駆動することはでき
ず、チツプ内部で外部信号と同期をとつた信号を
作り、その信号をインバータを通し、それと逆相
の信号を作らなければならない。さらに、実際の
クロツクは、駆動する回路のゲート容量や配線容
量、または配線抵抗のため立上がりおよび立下り
に伝搬遅延が生じる。この伝搬遅延時間は、前記
容量や抵抗等の負荷の大きさや、電源電圧VCCに
よつて大きく変動する。
完全に逆極性となる２つのクロツクφ，が必要
であるが、このようなクロツクを発生させること
は難しく、また発生させると回路構成が複雑化し
てチツプ面積の増大を招くことになる。また、外
部信号で完全に逆極性のクロツクを入力したとし
てもそれで直接内部回路を駆動することはでき
ず、チツプ内部で外部信号と同期をとつた信号を
作り、その信号をインバータを通し、それと逆相
の信号を作らなければならない。さらに、実際の
クロツクは、駆動する回路のゲート容量や配線容
量、または配線抵抗のため立上がりおよび立下り
に伝搬遅延が生じる。この伝搬遅延時間は、前記
容量や抵抗等の負荷の大きさや、電源電圧VCCに
よつて大きく変動する。
したがつて、クロツク波形の伝搬遅延時間が長
くなつたり、２つのクロツク間のタイミングがず
れた場合、入力データを出力している状態から出
力データ保持状態への過渡状態でクロツクド・イ
ンバータ回路の動作特有の高インピーダンス状態
が発生し、場合によつては出力データが反転して
誤動作する危険がある。
くなつたり、２つのクロツク間のタイミングがず
れた場合、入力データを出力している状態から出
力データ保持状態への過渡状態でクロツクド・イ
ンバータ回路の動作特有の高インピーダンス状態
が発生し、場合によつては出力データが反転して
誤動作する危険がある。
この状態を以下に具体的に説明する。第９図の
マスター部９０でまず入力INに低レベルの入力
信号Vinが入力し、が低レベル、φが高レベル
であるとする。この時、クロツクド・インバータ
回路９１のMOSトランジスタＰ９１，Ｐ９２，
Ｎ９２がオン、Ｎ９１がオフしているので、ノー
ドａは高レベルとなる。また、フリツプフロツプ
回路９３のクロツクド・インバータ回路９４は、
Ｐ９４，Ｎ９４がオフしているため働かず、出力
ノードｆは低レベルとなり、入力INのデータが
出力する。
マスター部９０でまず入力INに低レベルの入力
信号Vinが入力し、が低レベル、φが高レベル
であるとする。この時、クロツクド・インバータ
回路９１のMOSトランジスタＰ９１，Ｐ９２，
Ｎ９２がオン、Ｎ９１がオフしているので、ノー
ドａは高レベルとなる。また、フリツプフロツプ
回路９３のクロツクド・インバータ回路９４は、
Ｐ９４，Ｎ９４がオフしているため働かず、出力
ノードｆは低レベルとなり、入力INのデータが
出力する。
次に、入力INにはそのまま低レベルの入力信
号Vinが入力し、，φが共に高レベルになつた
とする。この時、クロツクド・インバータ回路９
１のMOSトランジスタＰ９１，Ｎ９２がオン、
Ｐ９２，Ｎ９１がオフし、またフリツプフロツプ
回路９３のクロツクド・インバータ回路９４の
MOSトランジスタＰ９３，Ｎ９４がオン、Ｐ９
４，Ｎ９３がオフする。よつて、クロツクド・イ
ンバータ回路９１，９４は共にインバータ動作せ
ず、その出力ノードａは高インピーダンス状態と
なる。
号Vinが入力し、，φが共に高レベルになつた
とする。この時、クロツクド・インバータ回路９
１のMOSトランジスタＰ９１，Ｎ９２がオン、
Ｐ９２，Ｎ９１がオフし、またフリツプフロツプ
回路９３のクロツクド・インバータ回路９４の
MOSトランジスタＰ９３，Ｎ９４がオン、Ｐ９
４，Ｎ９３がオフする。よつて、クロツクド・イ
ンバータ回路９１，９４は共にインバータ動作せ
ず、その出力ノードａは高インピーダンス状態と
なる。
この時、ノードａの電位は最初は前の状態の高
レベルとなつているが、MOSトランジスタＮ９
２，Ｎ９４，Ｎ９５がオンしているため、ノード
ｃ，ｅ側へ電位が抜け、ａの電位が低下する。こ
の電位低下が大きいとMOSトランジスタＰ９５，
Ｎ９３がオンし、Ｐ９３，Ｎ９５がオフしてしま
いノードｆのデータが反転してしまう。
レベルとなつているが、MOSトランジスタＮ９
２，Ｎ９４，Ｎ９５がオンしているため、ノード
ｃ，ｅ側へ電位が抜け、ａの電位が低下する。こ
の電位低下が大きいとMOSトランジスタＰ９５，
Ｎ９３がオンし、Ｐ９３，Ｎ９５がオフしてしま
いノードｆのデータが反転してしまう。
他方、入力INに高レベルの入力信号Vinが入力
し、が低レベル、φが高レベルであるとする。
この時、クロツクド・インバータ回路９１の
MOSトランジスタＰ９２，Ｎ９２，Ｎ９１がオ
ンし、Ｐ９１はオフしているので、ノードａは低
レベルとなる。またフリツプフロツプ回路９３の
クロツクド・インバータ回路９４はＰ９３，Ｐ９
４，Ｎ９４がオフ、Ｎ９３がオンしているため働
かず、出力ノードｆは高レベルとなり入力INの
データが出力される。
し、が低レベル、φが高レベルであるとする。
この時、クロツクド・インバータ回路９１の
MOSトランジスタＰ９２，Ｎ９２，Ｎ９１がオ
ンし、Ｐ９１はオフしているので、ノードａは低
レベルとなる。またフリツプフロツプ回路９３の
クロツクド・インバータ回路９４はＰ９３，Ｐ９
４，Ｎ９４がオフ、Ｎ９３がオンしているため働
かず、出力ノードｆは高レベルとなり入力INの
データが出力される。
次に入力INにはそのまま高レベルの入力信号
Vinが入力し、，φが共に低レベルとなつたと
する。この時、クロツクド・インバータ回路９１
のMOSトランジスタＰ９２，Ｎ９１がオン、Ｐ
９１，Ｎ９２がオフし、またフリツプフロツプ回
路９３のクロツクド・インバータ回路９４の
MOSトランジスタＰ９４，Ｎ９３がオンし、Ｐ
９３，Ｎ９４がオフする。よつて、クロツクド・
インバータ回路９１と９４は共にインバータ動作
せず、その出力ノードａは高インピーダンス状態
となる。
Vinが入力し、，φが共に低レベルとなつたと
する。この時、クロツクド・インバータ回路９１
のMOSトランジスタＰ９２，Ｎ９１がオン、Ｐ
９１，Ｎ９２がオフし、またフリツプフロツプ回
路９３のクロツクド・インバータ回路９４の
MOSトランジスタＰ９４，Ｎ９３がオンし、Ｐ
９３，Ｎ９４がオフする。よつて、クロツクド・
インバータ回路９１と９４は共にインバータ動作
せず、その出力ノードａは高インピーダンス状態
となる。
この時、ノードａの電位は最初は前の状態の低
レベルとなつているが、MOSトランジスタＰ９
２，Ｐ９４がオンしているため、ノードｂ，ｄの
電位が高いレベルにあるとａの電位が上昇する。
この電位上昇が大きいとMOSトランジスタＰ９
３，Ｎ９５がオン、Ｐ９３，Ｎ９５がオフしてし
まい、ノードｆのデータが反転してしまう。
レベルとなつているが、MOSトランジスタＰ９
２，Ｐ９４がオンしているため、ノードｂ，ｄの
電位が高いレベルにあるとａの電位が上昇する。
この電位上昇が大きいとMOSトランジスタＰ９
３，Ｎ９５がオン、Ｐ９３，Ｎ９５がオフしてし
まい、ノードｆのデータが反転してしまう。
このように、従来の回路では互いに逆相のクロ
ツクφと間の位相のずれによりクロツクド・イ
ンバータ回路の出力ノードが高インピーダンス状
態となり、これにより誤動作が引起こされる。高
速動作のために高いクロツク周波数が必要となる
場合にはクロツクφ，間の位相のずれが発生し
易くなるので、前述のような構成のシフトレジス
タを画像用メモリ等の出力段に設けるとその動作
の信頼性が問題となる。
ツクφと間の位相のずれによりクロツクド・イ
ンバータ回路の出力ノードが高インピーダンス状
態となり、これにより誤動作が引起こされる。高
速動作のために高いクロツク周波数が必要となる
場合にはクロツクφ，間の位相のずれが発生し
易くなるので、前述のような構成のシフトレジス
タを画像用メモリ等の出力段に設けるとその動作
の信頼性が問題となる。
（発明が解決しようとする問題点）
この発明は前記ような点に鑑みなされたもの
で、従来ではクロツク信号間の位相のずれにより
クロツクド・インバータ回路の出力端が高インピ
ーダンス状態に成り、これによつて特に高速動作
時には回路の誤動作が引起こされ易かつた点を改
善し、高速動作においても信頼性の高い動作が得
られる半導体集積回路を提供することを目的とす
る。
で、従来ではクロツク信号間の位相のずれにより
クロツクド・インバータ回路の出力端が高インピ
ーダンス状態に成り、これによつて特に高速動作
時には回路の誤動作が引起こされ易かつた点を改
善し、高速動作においても信頼性の高い動作が得
られる半導体集積回路を提供することを目的とす
る。
［発明の構成］
（問題点を解決するための手段）
この発明による半導体集積回路にあつては、一
方の入力に制御クロツクが供給され、他方の入力
に入力信号が供給される論理回路と、第１の電源
電位供給端子と第１のノードとの間に直列接続さ
れ、一方のゲートには前記論理回路の出力が供給
され、他方のゲートには前記制御クロツクが供給
される第１導電型の第１及び第２のトランジスタ
と、前記第１のノードと第２の電源電位供給端子
との間に接続され、ゲートに前記論理回路の出力
が供給される第２導電型の第３のトランジスタ
と、前記第１のノードに接続された第２のノード
と前記第１の電源電位供給端子との間に直列接続
され、一方のゲートに前記論理回路の出力が供給
され、他方のゲートには第３のノードが結合され
る第１導電型の第４および第５のトランジスタ
と、前記第２のノードと前記第２の電源電位供給
端子との間に直列接続され、一方のゲートに前記
制御クロツクが供給され、他方のゲートには前記
第３のノードが結合される第２導電型の第６およ
び第７のトランジスタと、前記第１の電源電位供
給端子と前記第３のノードとの間に接続され、ゲ
ートが前記第２のノードに結合される第１導電型
の第８のトランジスタと、前記第３のノードと前
記第２の電源電位供給端子との間に接続され、ゲ
ートが前記第２のノードに結合された第２導電型
の第９のトランジスタとを具備し、前記第２のノ
ードまたは第３のノードから出力信号を取出す如
く構成したものである。
方の入力に制御クロツクが供給され、他方の入力
に入力信号が供給される論理回路と、第１の電源
電位供給端子と第１のノードとの間に直列接続さ
れ、一方のゲートには前記論理回路の出力が供給
され、他方のゲートには前記制御クロツクが供給
される第１導電型の第１及び第２のトランジスタ
と、前記第１のノードと第２の電源電位供給端子
との間に接続され、ゲートに前記論理回路の出力
が供給される第２導電型の第３のトランジスタ
と、前記第１のノードに接続された第２のノード
と前記第１の電源電位供給端子との間に直列接続
され、一方のゲートに前記論理回路の出力が供給
され、他方のゲートには第３のノードが結合され
る第１導電型の第４および第５のトランジスタ
と、前記第２のノードと前記第２の電源電位供給
端子との間に直列接続され、一方のゲートに前記
制御クロツクが供給され、他方のゲートには前記
第３のノードが結合される第２導電型の第６およ
び第７のトランジスタと、前記第１の電源電位供
給端子と前記第３のノードとの間に接続され、ゲ
ートが前記第２のノードに結合される第１導電型
の第８のトランジスタと、前記第３のノードと前
記第２の電源電位供給端子との間に接続され、ゲ
ートが前記第２のノードに結合された第２導電型
の第９のトランジスタとを具備し、前記第２のノ
ードまたは第３のノードから出力信号を取出す如
く構成したものである。
（作用）
前記構成の半導体集積回路にあつては、前記第
１および第３のノードが常に高または低レベルと
なり、高インピーダンス状態にはならないので、
出力信号の誤つた電位変化を抑えることができ安
定した出力信号が得られる。また、１相の制御ク
ロツクで動作制御できるため、複雑なクロツク発
生回路を設けることなく容易に信頼性の高い回路
動作が得られる。
１および第３のノードが常に高または低レベルと
なり、高インピーダンス状態にはならないので、
出力信号の誤つた電位変化を抑えることができ安
定した出力信号が得られる。また、１相の制御ク
ロツクで動作制御できるため、複雑なクロツク発
生回路を設けることなく容易に信頼性の高い回路
動作が得られる。
（実施例）
以下、図面を参照してこの発明の実施例を説明
する。
する。
第１図はこの発明の一実施例に係る半導体集積
回路であり、単一のクロツクでラツチ動作を制御
できるようにすると共に、クロツクド・インバー
タ回路の高インピーダンス状態を防止できるよう
にしたラツチ回路の構成例である。
回路であり、単一のクロツクでラツチ動作を制御
できるようにすると共に、クロツクド・インバー
タ回路の高インピーダンス状態を防止できるよう
にしたラツチ回路の構成例である。
このラツチ回路は、従来逆相のクロツクφ，
で制御されていたフリツプフロツプ回路のクロツ
クド・インバータ回路をいわゆる３値論理回路１
１のゲート出力で制御している。この回路１１
は、一方の入力にクロツクφGが供給され他方の
入力に入力信号Vinが供給されるNORゲート１
２と、電源VCC端子と出力ノード間に直列接続さ
れたＰチヤンネル型MOSトランジスタＰ１１，
Ｐ１２と、その出力ノードと接地VSS端子間に接
続されたＮチヤンネル型MOSトランジスタＮ１
１とにより構成されており、トランジスタＰ１
１，Ｎ１１の各ゲートにはNORゲート１２の出
力が供給され、トランジスタＰ１２のゲートには
クロツクφGが供給される。フリツプフロツプ回
路１４は第９図の従来の回路と同様の構成である
が、そのクロツクド・インバータ回路１５のスイ
ツチ用ＰチヤネルMOSトランジスタＰ１４のゲ
ートにはNORゲート１２の出力が供給され、ま
たスイツチ用ＮチヤネルMOSトランジスタＮ１
４のゲートにはクロツクφGが供給される。
で制御されていたフリツプフロツプ回路のクロツ
クド・インバータ回路をいわゆる３値論理回路１
１のゲート出力で制御している。この回路１１
は、一方の入力にクロツクφGが供給され他方の
入力に入力信号Vinが供給されるNORゲート１
２と、電源VCC端子と出力ノード間に直列接続さ
れたＰチヤンネル型MOSトランジスタＰ１１，
Ｐ１２と、その出力ノードと接地VSS端子間に接
続されたＮチヤンネル型MOSトランジスタＮ１
１とにより構成されており、トランジスタＰ１
１，Ｎ１１の各ゲートにはNORゲート１２の出
力が供給され、トランジスタＰ１２のゲートには
クロツクφGが供給される。フリツプフロツプ回
路１４は第９図の従来の回路と同様の構成である
が、そのクロツクド・インバータ回路１５のスイ
ツチ用ＰチヤネルMOSトランジスタＰ１４のゲ
ートにはNORゲート１２の出力が供給され、ま
たスイツチ用ＮチヤネルMOSトランジスタＮ１
４のゲートにはクロツクφGが供給される。
次にこのように構成されるラツチ回路の動作を
説明する。
説明する。
第１にφGが低レベル時に低レベルの入力信号
VinがNORゲート１２に入力したとする。この
時、NORゲート１２の出力ノードＡは高レベル
となり、トランジスタＰ１２，Ｎ１１がオンし、
Ｐ１１がオフする。このため、ノードＢは低レベ
ルとなる。よつてインバータ１６のMOSトラン
ジスタＰ１５がオン、Ｎ１５がオフし、ノードＣ
が高レベルとなる。また、クロツクド・インバー
タ回路１５はMOSトランジスタＰ１３，Ｐ１４，
Ｎ１４がオフし、Ｎ１３がオンするので働いてい
ない。
VinがNORゲート１２に入力したとする。この
時、NORゲート１２の出力ノードＡは高レベル
となり、トランジスタＰ１２，Ｎ１１がオンし、
Ｐ１１がオフする。このため、ノードＢは低レベ
ルとなる。よつてインバータ１６のMOSトラン
ジスタＰ１５がオン、Ｎ１５がオフし、ノードＣ
が高レベルとなる。また、クロツクド・インバー
タ回路１５はMOSトランジスタＰ１３，Ｐ１４，
Ｎ１４がオフし、Ｎ１３がオンするので働いてい
ない。
第２に入力信号Vinが低レベルのままで、クロ
ツクφGが高レベル時には、NORゲート１２の出
力ノードＡは低レベルとなり、MOSトランジス
タＰ１１がオン、Ｐ１２，Ｎ１１がオフし、また
クロツクド・インバータ回路１５のスイツチ用
MOSトランジスタＰ１４，Ｎ１４がオンするた
め、このクロツクド・インバータ回路が動作し、
第１の時のデータをラツチする。これは、第１の
時にはノードＣが高レベルであるため、クロツク
ド・インバータ回路１５のMOSトランジスタＰ
１３がオフ、Ｎ１３がオンしていて、スイツチ用
MOSトランジスタＰ１４，Ｎ１４がオンすると
ノードＢは低レベルとなるためである。
ツクφGが高レベル時には、NORゲート１２の出
力ノードＡは低レベルとなり、MOSトランジス
タＰ１１がオン、Ｐ１２，Ｎ１１がオフし、また
クロツクド・インバータ回路１５のスイツチ用
MOSトランジスタＰ１４，Ｎ１４がオンするた
め、このクロツクド・インバータ回路が動作し、
第１の時のデータをラツチする。これは、第１の
時にはノードＣが高レベルであるため、クロツク
ド・インバータ回路１５のMOSトランジスタＰ
１３がオフ、Ｎ１３がオンしていて、スイツチ用
MOSトランジスタＰ１４，Ｎ１４がオンすると
ノードＢは低レベルとなるためである。
第３にφGが低レベルの時に高レベルの入力信
号VinがNORゲート１２に入力したとする。こ
の時、NORゲート１２の出力ノードＡは低レベ
ルとなり、MOSトランジスタＰ１１，Ｐ１２が
オン、Ｎ１１がオフし、ノードＢは高レベルとな
る。よつてインバータ１６のMOSトランジスタ
Ｐ１５がオフ、Ｎ１５がオンし、ノードＣが低レ
ベルとなる。また、クロツクド・インバータ回路
１５のMOSトランジスタＰ１３，Ｐ１４がオン
し、Ｎ１３，Ｎ１４がオフするのでノードＢは高
レベルのままである。
号VinがNORゲート１２に入力したとする。こ
の時、NORゲート１２の出力ノードＡは低レベ
ルとなり、MOSトランジスタＰ１１，Ｐ１２が
オン、Ｎ１１がオフし、ノードＢは高レベルとな
る。よつてインバータ１６のMOSトランジスタ
Ｐ１５がオフ、Ｎ１５がオンし、ノードＣが低レ
ベルとなる。また、クロツクド・インバータ回路
１５のMOSトランジスタＰ１３，Ｐ１４がオン
し、Ｎ１３，Ｎ１４がオフするのでノードＢは高
レベルのままである。
第４に入力信号Vinが高レベルのままで、φGが
高レベルの時、NORゲート１２の出力ノードＡ
は低レベルとなり、MOSトランジスタＰ１１が
オン、Ｐ１２，Ｎ１１がオフし、またクロツク
ド・インバータ回路１５のスイツチ用MOSトラ
ンジスタＰ１４，Ｎ１４がオンするため、このク
ロツクド・インバータが動作し、第３の時のデー
タをラツチする。これは、第３の時ノードＣが低
レベルであるため、クロツクド・インバータ回路
１５のMOSトランジスタＰ１３がオン、Ｎ１３
がオフしていて、スイツチ用MOSトランジスタ
Ｐ１４，Ｎ１４がオンするとノードＢは高レベル
となるためである。
高レベルの時、NORゲート１２の出力ノードＡ
は低レベルとなり、MOSトランジスタＰ１１が
オン、Ｐ１２，Ｎ１１がオフし、またクロツク
ド・インバータ回路１５のスイツチ用MOSトラ
ンジスタＰ１４，Ｎ１４がオンするため、このク
ロツクド・インバータが動作し、第３の時のデー
タをラツチする。これは、第３の時ノードＣが低
レベルであるため、クロツクド・インバータ回路
１５のMOSトランジスタＰ１３がオン、Ｎ１３
がオフしていて、スイツチ用MOSトランジスタ
Ｐ１４，Ｎ１４がオンするとノードＢは高レベル
となるためである。
第２図にクロツクφGのタイミングおよび各ノ
ードの電位レベルを示す。
ードの電位レベルを示す。
このようにこの発明の回路では、出力ノードＢ
は常に低レベルあるいは高レベルに決定されてお
り、従来回路のような高インピーダンス状態にな
ることはない。従つて、出力の電位が安定して信
頼性の高い回路が得られる。また、単一のクロツ
クφGのみで動作を制御できるため、クロツク発
生のために複雑な回路を設けることなく高速動作
での高い信頼性を得ることができる。
は常に低レベルあるいは高レベルに決定されてお
り、従来回路のような高インピーダンス状態にな
ることはない。従つて、出力の電位が安定して信
頼性の高い回路が得られる。また、単一のクロツ
クφGのみで動作を制御できるため、クロツク発
生のために複雑な回路を設けることなく高速動作
での高い信頼性を得ることができる。
第３図はラツチ回路の第２の実施例を示すもの
で、このラツチ回路は第１図の回路とほぼ同様の
構成であるが、この回路では第１図のNORゲー
トの代わりにNANDゲート４２を設けると共に、
スイツチ用のＰチヤネルMOSトランジスタＰ１
２の代わりにＮチヤネルMOSトランジスタＮ４
２を出力ノードと接地端子VSS間に挿入している。
そして、フリツプフロツプ回路４４のクロツク
ド・インバータ回路４５のスイツチ用Ｐチヤネル
MOSトランジスタＰ４４のゲートにはMOSトラ
ンジスタＮ４２と同じくクロツクφGが供給され、
またクロツクド・インバータ回路４５のスイツチ
用ＮチヤネルMOSトランジスタＮ４４のゲート
にはMOSトランジスタＰ４１，Ｎ４１と同じく
NANDゲート４２の出力が供給される。
で、このラツチ回路は第１図の回路とほぼ同様の
構成であるが、この回路では第１図のNORゲー
トの代わりにNANDゲート４２を設けると共に、
スイツチ用のＰチヤネルMOSトランジスタＰ１
２の代わりにＮチヤネルMOSトランジスタＮ４
２を出力ノードと接地端子VSS間に挿入している。
そして、フリツプフロツプ回路４４のクロツク
ド・インバータ回路４５のスイツチ用Ｐチヤネル
MOSトランジスタＰ４４のゲートにはMOSトラ
ンジスタＮ４２と同じくクロツクφGが供給され、
またクロツクド・インバータ回路４５のスイツチ
用ＮチヤネルMOSトランジスタＮ４４のゲート
にはMOSトランジスタＰ４１，Ｎ４１と同じく
NANDゲート４２の出力が供給される。
次に第３図のラツチ回路の動作を説明する。
第１にφGが高レベルの時に低レベルの入力信
号Vinが入力したとする。この時、NANDゲー
ト４２の出力ノードＧは高レベルとなり、MOS
トランジスタＮ４１，Ｎ４２がオン、Ｐ４１がオ
フし、ノードＨは低レベルとなる。よつてインバ
ータ４６のMOSトランジスタＰ４５がオン、Ｎ
４５がオフし、ノードＩが高レベルとなる。ま
た、クロツクド・インバータ回路４５はMOSト
ランジスタＰ４３，Ｐ４４がオフ、Ｎ４３，Ｎ４
４がオンするので、ノードＨは低レベルとなる。
号Vinが入力したとする。この時、NANDゲー
ト４２の出力ノードＧは高レベルとなり、MOS
トランジスタＮ４１，Ｎ４２がオン、Ｐ４１がオ
フし、ノードＨは低レベルとなる。よつてインバ
ータ４６のMOSトランジスタＰ４５がオン、Ｎ
４５がオフし、ノードＩが高レベルとなる。ま
た、クロツクド・インバータ回路４５はMOSト
ランジスタＰ４３，Ｐ４４がオフ、Ｎ４３，Ｎ４
４がオンするので、ノードＨは低レベルとなる。
第２に入力信号Vinが低レベルのままで、φGが
低レベルの時には、NANDゲート４２の出力ノ
ードＧは高レベルとなり、MOSトランジスタＮ
４１がオン、Ｐ４１，Ｎ４２がオフし、またクロ
ツクド・インバータ回路４５のスイツチ用MOS
トランジスタＰ４４，Ｎ４４が共にオンするた
め、このクロツクド・インバータ回路が動作し、
第１の時のデータをラツチする。これは、第１の
時にノードＩが高レベルであるため、クロツク
ド・インバータ回路４５のMOSトランジスタＰ
４３がオフ、Ｎ４３がオンしていて、スイツチ用
MOSトランジスタＰ４４，Ｎ４４がオンすると
ノードＨは低レベルとなるためである。
低レベルの時には、NANDゲート４２の出力ノ
ードＧは高レベルとなり、MOSトランジスタＮ
４１がオン、Ｐ４１，Ｎ４２がオフし、またクロ
ツクド・インバータ回路４５のスイツチ用MOS
トランジスタＰ４４，Ｎ４４が共にオンするた
め、このクロツクド・インバータ回路が動作し、
第１の時のデータをラツチする。これは、第１の
時にノードＩが高レベルであるため、クロツク
ド・インバータ回路４５のMOSトランジスタＰ
４３がオフ、Ｎ４３がオンしていて、スイツチ用
MOSトランジスタＰ４４，Ｎ４４がオンすると
ノードＨは低レベルとなるためである。
第３にφGが高レベルの時、高レベルの入力信
号Vinが入力したとする。この時、NANDゲー
ト４２の出力ノードＧは低レベルとなり、MOS
トランジスタＰ４１，Ｎ４２がオン、Ｎ４１がオ
フし、ノードＨは高レベルとなる。よつてインバ
ータ４６のMOSトランジスタＰ４５オフ、Ｎ４
５がオンし、ノードＩは低レベルとなる。また
MOSトランジスタＰ４３がオン、Ｐ４４，Ｎ４
３，Ｎ４４がオフするので、クロツクド・インバ
ータ回路４５は働いていない。
号Vinが入力したとする。この時、NANDゲー
ト４２の出力ノードＧは低レベルとなり、MOS
トランジスタＰ４１，Ｎ４２がオン、Ｎ４１がオ
フし、ノードＨは高レベルとなる。よつてインバ
ータ４６のMOSトランジスタＰ４５オフ、Ｎ４
５がオンし、ノードＩは低レベルとなる。また
MOSトランジスタＰ４３がオン、Ｐ４４，Ｎ４
３，Ｎ４４がオフするので、クロツクド・インバ
ータ回路４５は働いていない。
第４に入力信号Vinが高レベルのままで、φGが
低レベルの時には、NAND回路４２の出力ノー
ドＧは高レベルとなり、MOSトランジスタＮ４
１がオン、Ｐ４１，Ｎ４２がオフし、またクロツ
クド・インバータ回路４５のスイツチ用MOSト
ランジスタＰ４４，Ｎ４４がオンするため、この
クロツクド・インバータ回路が動作し、第３の時
のデータをラツチする。これは、第３の時にノー
ドＩが低レベルであるため、クロツクド・インバ
ータ回路４５のMOSトランジスタＰ４３がオン、
Ｎ４３がオフしていて、スイツチ用MOSトラン
ジスタＰ４４，Ｎ４４がオンするとノードＨは高
レベルとなるためである。
低レベルの時には、NAND回路４２の出力ノー
ドＧは高レベルとなり、MOSトランジスタＮ４
１がオン、Ｐ４１，Ｎ４２がオフし、またクロツ
クド・インバータ回路４５のスイツチ用MOSト
ランジスタＰ４４，Ｎ４４がオンするため、この
クロツクド・インバータ回路が動作し、第３の時
のデータをラツチする。これは、第３の時にノー
ドＩが低レベルであるため、クロツクド・インバ
ータ回路４５のMOSトランジスタＰ４３がオン、
Ｎ４３がオフしていて、スイツチ用MOSトラン
ジスタＰ４４，Ｎ４４がオンするとノードＨは高
レベルとなるためである。
したがつて、第３図はクロツクφGの立下りで
入力信号Vinをラツチするラツチ回路であり、ク
ロツクφGのタイミングと各ノード電位との関係
は第４図のタイミングチヤートのようになる。こ
のラツチ回路においても、ノードＨが高インピー
ダンス状態になることはないので、第１図と同様
に高い動作信頼性を得ることができる。
入力信号Vinをラツチするラツチ回路であり、ク
ロツクφGのタイミングと各ノード電位との関係
は第４図のタイミングチヤートのようになる。こ
のラツチ回路においても、ノードＨが高インピー
ダンス状態になることはないので、第１図と同様
に高い動作信頼性を得ることができる。
第５図は第１図のラツチ回路と第３図のラツチ
回路とを直列接続して１ビツトシフトレジスタを
構成した例であり、第６図にはそのクロツクヒ
φGと各出力ノード電位と関係が示されている。
回路とを直列接続して１ビツトシフトレジスタを
構成した例であり、第６図にはそのクロツクヒ
φGと各出力ノード電位と関係が示されている。
すなわち、このシフトレジスタでは、クロツク
φGの立下りエツジで入力信号Vinのデータを取込
み、マスター部となるラツチ回路７０のノードｂ
までデータを転送する。この時、スレーブ部とな
るラツチ回路８０では前の状態のデータをラツチ
している。次にクロツクφGが立上がると、ラツ
チ回路７０のデータがラツチ回路８０に取込ま
れ、その出力ノードｈに出力される。この時、マ
スター部すなわちラツチ回路７０では前の状態の
データをラツチしている。以上のような動作が繰
返し実行されることによつて入力データは順次遅
延されて転送される。第５図のシフトレジスタに
おいては、クロツク１相によりデータの転送を制
御できるので、そのクロツク発生用の回路のパタ
ーン面積を大幅に削減することが可能となる。
φGの立下りエツジで入力信号Vinのデータを取込
み、マスター部となるラツチ回路７０のノードｂ
までデータを転送する。この時、スレーブ部とな
るラツチ回路８０では前の状態のデータをラツチ
している。次にクロツクφGが立上がると、ラツ
チ回路７０のデータがラツチ回路８０に取込ま
れ、その出力ノードｈに出力される。この時、マ
スター部すなわちラツチ回路７０では前の状態の
データをラツチしている。以上のような動作が繰
返し実行されることによつて入力データは順次遅
延されて転送される。第５図のシフトレジスタに
おいては、クロツク１相によりデータの転送を制
御できるので、そのクロツク発生用の回路のパタ
ーン面積を大幅に削減することが可能となる。
また、第７図および第８図にそれぞれ示すよう
に、第１図に示したラツチ回路だけでシフトレジ
スタを構成することや、第２図に示したラツチ回
路だけでシフトレジスタを構成することも可能で
ある。この場合には、マスター部とスレーブ部に
入力されるクロツクには所定の位相差を有するも
の例えば互いに逆極性のものが必要となるが、前
述したように、ラツチ回路内の出力ノードが高イ
ンピーダンス状態になることはないので、従来に
比し信頼性の高い動作を得ることができる。
に、第１図に示したラツチ回路だけでシフトレジ
スタを構成することや、第２図に示したラツチ回
路だけでシフトレジスタを構成することも可能で
ある。この場合には、マスター部とスレーブ部に
入力されるクロツクには所定の位相差を有するも
の例えば互いに逆極性のものが必要となるが、前
述したように、ラツチ回路内の出力ノードが高イ
ンピーダンス状態になることはないので、従来に
比し信頼性の高い動作を得ることができる。
尚、上記実施例ではスイツチ用MOSトランジ
スタは全て出力ノード側に挿入したが、電源側に
挿入することも可能であることはもちろんであ
る。
スタは全て出力ノード側に挿入したが、電源側に
挿入することも可能であることはもちろんであ
る。
［発明の効果］
以上のようにこの発明によれば、クロツクドイ
ンバータ回路の出力端が高インピーダンス状態に
なることを防ぐことができると共に、１相クロツ
クで動作制御が可能となるので、簡単な構成で、
しかも高速動作時でも誤動作のない信頼性の高い
半導体集積回路が得られるようになる。
ンバータ回路の出力端が高インピーダンス状態に
なることを防ぐことができると共に、１相クロツ
クで動作制御が可能となるので、簡単な構成で、
しかも高速動作時でも誤動作のない信頼性の高い
半導体集積回路が得られるようになる。
第１図はこの発明の一実施例に係る半導体集積
回路を説明する回路図、第２図は第１図の半導体
集積回路の動作を説明するタイミングチヤート、
第３図はこの発明の第２の実施例を説明する回路
図、第４図は第３図の回路の動作を説明するタイ
ミングチヤート、第５図は第１図の回路と第３図
の回路を組合わせて構成したシフトレジスタを説
明する回路図、第６図は第５図のシフトレジスタ
の動作を説明するタイミングチヤート、第７図お
よび第８図はそれぞれシフトレジスタの他の構成
例を説明する回路図、第９図は従来の半導体集積
回路を説明する回路図、第１０図は第９図の回路
の動作を説明するタイミングチヤートである。 １２……NORゲート、４２……NANDゲー
ト、Ｐ１１〜Ｐ１５，Ｐ４１〜Ｐ４５……Ｐチヤ
ンネルMOSトランジスタ、Ｎ１１〜Ｎ１５，Ｎ
４１〜Ｎ４５……ＮチヤネルMOSトランジスタ。
回路を説明する回路図、第２図は第１図の半導体
集積回路の動作を説明するタイミングチヤート、
第３図はこの発明の第２の実施例を説明する回路
図、第４図は第３図の回路の動作を説明するタイ
ミングチヤート、第５図は第１図の回路と第３図
の回路を組合わせて構成したシフトレジスタを説
明する回路図、第６図は第５図のシフトレジスタ
の動作を説明するタイミングチヤート、第７図お
よび第８図はそれぞれシフトレジスタの他の構成
例を説明する回路図、第９図は従来の半導体集積
回路を説明する回路図、第１０図は第９図の回路
の動作を説明するタイミングチヤートである。 １２……NORゲート、４２……NANDゲー
ト、Ｐ１１〜Ｐ１５，Ｐ４１〜Ｐ４５……Ｐチヤ
ンネルMOSトランジスタ、Ｎ１１〜Ｎ１５，Ｎ
４１〜Ｎ４５……ＮチヤネルMOSトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 一方の入力に制御クロツクが供給され、他方
の入力に入力信号が供給される論理回路と、 第１の電源電位供給端子と第１のノードとの間
に直列接続され、一方のゲートには前記論理回路
の出力が供給され、他方のゲートには前記制御ク
ロツクが供給される第１導電型の第１及び第２の
トランジスタと、 前記第１のノードと第２の電源電位供給端子と
の間に接続され、ゲートに前記論理回路の出力が
供給される第２導電型の第３のトランジスタと、 前記第１のノードに接続された第２のノードと
前記第１の電源電位供給端子との間に直列接続さ
れ、一方のゲートに前記論理回路の出力が供給さ
れ、他方のゲートには第３のノードが結合される
第１導電型の第４および第５のトランジスタと、 前記第２のノードと前記第２の電源電位供給端
子との間に直列接続され、一方のゲートに前記制
御クロツクが供給され、他方のゲートには前記第
３のノードが結合される第２導電型の第６および
第７のトランジスタと、 前記第１の電源電位供給端子と前記第３のノー
ドとの間に接続され、ゲートが前記第２のノード
に結合される第１導電型の第８のトランジスタ
と、 前記第３のノードと前記第２の電源電位供給端
子との間に接続され、ゲートが前記第２のノード
に結合された第２導電型の第９のトランジスタと
を具備し、 前記第２のノードまたは第３のノードから出力
信号を取出す如く構成したことを特徴とする半導
体集積回路。 ２ 前記論理回路はNORゲートであることを特
徴とする特許請求の範囲第１項記載の半導体集積
回路。 ３ 前記論理回路はNANDゲートであることを
特徴とする特許請求の範囲第１項記載の半導体集
積回路。 ４ 第１および第２のラツチ回路を備え、この第
１のラツチ回路は、 一方の入力に制御クロツクが供給され、他方の
入力に入力信号が供給されるNORゲートと、 第１の電源電位供給端子と第１のノードとの間
に直列接続され、一方のゲートには前記NORゲ
ートの出力が供給され、他方のゲートには前記制
御クロツクが供給される第１導電型の第１及び第
２のトランジスタと、 前記第１のノードと第２の電源電位供給端子と
の間に接続され、ゲートに前記NORゲートの出
力が供給される第２導電型の第３のトランジスタ
と、 前記第１のノードに接続された第２のノードと
前記第１の電源電位供給端子との間に直列接続さ
れ、一方のゲートに前記NORゲートの出力が供
給され、他方のゲートには第３のノードが結合さ
れる第１導電型の第４および第５のトランジスタ
と、 前記第２のノードと前記第２の電源電位供給端
子との間に直列接続され、一方のゲートに前記制
御クロツクが供給され、他方のゲートには前記第
３のノードが結合される第２導電型の第６および
第７のトランジスタと、 前記第１の電源電位供給端子と前記第３のノー
ドとの間に接続され、ゲートが前記第２のノード
に結合される第１導電型の第８のトランジスタ
と、 前記第３のノードと前記第２の電源電位供給端
子との間に接続され、ゲートが前記第２のノード
に結合された第２導電型の第９のトランジスタと
を具備し、前記第２のノードまたは第３のノード
から出力信号を取出す如く構成され、 第２のラツチ回路は、一方の入力に制御クロツ
クが供給され、他方の入力に入力信号が供給され
るNANDゲートと、 第２の電源電位供給端子と第１のノードとの間
に直列接続され、一方のゲートには前記NAND
ゲートの出力が供給され、他方のゲートには前記
制御クロツクが供給される第２導電型の第１及び
第２のトランジスタと、 前記第１のノードと第１の電源電位供給端子と
の間に接続され、ゲートに前記NANDゲートの
出力が供給される第１導電型の第３のトランジス
タと、 前記第１のノードに接続された第２のノードと
前記第２の電源電位供給端子との間に直列接続さ
れ、一方のゲートに前記NANDゲートの出力が
供給され、他方のゲートには第３のノードが結合
される第２導電型の第４および第５のトランジス
タと、 前記第２のノードと前記第１の電源電位供給端
子との間に直列接続され、一方のゲートに前記制
御クロツクが供給され、他方のゲートには前記第
３のノードが結合される第１導電型の第６および
第７のトランジスタと、 前記第１の電源電位供給端子と前記第３のノー
ドとの間に接続され、ゲートが前記第２のノード
に結合される第１導電型の第８のトランジスタ
と、 前記第３のノードと前記第２の電源電位供給端
子との間に接続され、ゲートが前記第２のノード
に結合された第２導電型の第９のトランジスタと
を具備し、前記第２のノードまたは第３のノード
から出力信号を取出す如く構成され、 前記第１または第２のラツチ回路の一方の出力
信号を他方のラツチ回路の入力信号となるように
第１のラツチ回路と第２のラツチ回路とを接続し
て１ビツトシフトレジスタを構成し、この１ビツ
トシフトレジスタを所望するビツト数だけ継続
し、前記NORゲートおよびNANDゲートに一定
周期を有する同一の制御クロツクを入力して入力
信号をシフトすることを特徴とする半導体集積回
路。 ５ 一方の入力に制御クロツクが供給され、他方
の入力に入力信号が供給される論理回路と、 第１の電源電位供給端子と第１のノードとの間
に直列接続され、一方のゲートには前記論理回路
の出力が供給され、他方のゲートには前記制御ク
ロツクが供給される第１導電型の第１及び第２の
トランジスタと、 前記第１のノードと第２の電源電位供給端子と
の間に接続され、ゲートに前記論理回路の出力が
供給される第２導電型の第３のトランジスタと、 前記第１のノードに接続された第２のノードと
前記第１の電源電位供給端子との間に直列接続さ
れ、一方のゲートに前記論理回路の出力が供給さ
れ、他方のゲートには第３のノードが結合される
第１導電型の第４および第５のトランジスタと、 前記第２のノードと前記第２の電源電位供給端
子との間に直列接続され、一方のゲートに前記制
御クロツクが供給され、他方のゲートには前記第
３のノードが結合される第２導電型の第６および
第７のトランジスタと、 前記第１の電源電位供給端子と前記第３のノー
ドとの間に接続され、ゲートが前記第２のノード
に結合される第１導電型の第８のトランジスタ
と、 前記第３のノードと前記第２の電源電位供給端
子との間に接続され、ゲートが前記第２のノード
に結合された第２導電型の第９のトランジスタと
を具備し、前記第２のノードまたは第３のノード
から出力信号を取出す如く構成されたラツチ回路
を偶数個接続してシフトレジスタを構成し、偶数
番目のラツチ回路の論理回路には一定周期を有す
る第１の制御クロツクを入力し、奇数番目のラツ
チ回路の論理回路には前記第１の制御クロツクに
対して所定の位相差を有する第２の制御クロツク
を入力し、前記第１および第２の制御クロツクに
よつて入力信号をシフトすることを特徴とする半
導体集積回路。 ６ 前記論理回路はNORゲートである特許請求
の範囲第５項記載の半導体集積回路。 ７ 前記論理回路はNANDゲートである特許請
求の範囲第５項記載の半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139405A JPS63304494A (ja) | 1987-06-03 | 1987-06-03 | 半導体集積回路 |
| US07/199,914 US4856034A (en) | 1987-06-03 | 1988-05-27 | Semiconductor integrated circuit |
| EP88108632A EP0293808B1 (en) | 1987-06-03 | 1988-05-30 | Semiconductor integrated circuit |
| DE88108632T DE3884460T2 (de) | 1987-06-03 | 1988-05-30 | Intergrierte Halbleiterschaltung. |
| KR1019880006679A KR910005975B1 (ko) | 1987-06-03 | 1988-06-03 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139405A JPS63304494A (ja) | 1987-06-03 | 1987-06-03 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63304494A JPS63304494A (ja) | 1988-12-12 |
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Family
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Family Applications (1)
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|---|---|---|---|
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Country Status (5)
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- 1988-06-03 KR KR1019880006679A patent/KR910005975B1/ko not_active Expired
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