JPH02207327A - 数値演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は数値演算処理装置に関し、特にストアードプロ
ダラム方式による数値演算処理装置に関する。

〔従来の技術〕

近年、ＬＳＩ製造技術の発達により、処理能力の高いマ
イクロプロセッサが安酒で利用できるようになってきた
。処理能力のより高いマイクロプロセッサを実現するた
めに、年々、動作周波数を高速化したり、ハードウェア
を高集積化している。

特に、最近のマイクロプロセッサにおいては、デコーダ
の負担軽減を意図して命令体系をワード固定長とし、性
能向上を図っている。一つのワード固定長命令は複数の
サブ命令からなり、同時に複数のハードウェアを動作さ
せることができる。

例えば、一つのワード固定長命令により、ＡＬＵ計算、
データ転送命令、およびその他のマイクロプロセッサ内
制御が同時に行われる。命令としては、この他にも分岐
命令や即値ロード命令等があるが、これらの命令はオペ
ランドとして、それぞれ分岐アドレス部分および即値デ
ータ部分を保持している。従って、分岐命令と即値ロー
ド命令とは、ビット長の短い限定されたサブ命令として
しか同時に実行されることがない、これは、−命令のビ
ット長が限られていることに起因している。

第３図は、従来の数値演算処理装置の一例を示すブロッ
ク図である。第３図に示されるように、内部バス１００
に対応して、通常、プログラムカウンタ３と、命令デコ
ーダ４と、レジスタ（ｒｏ）５、（ｒｔ）６　、　（ｒ
ｚ）　７および（ｒ３）８と、ビット長が３２ビツトの
命令格納用メモリ１１と、を備えて構成される。

通常、数値演算処理装置においては、外部に命令格納用
メモリが保持されている場合には、外部メモリが１バイ
ト（８ビツト）を最小単位として取扱うことが多いため
、命令としては、３２ビツト固定長とするのが便利であ
り、一般に良く用いられている。また、数値データにつ
いても、Ｉ　ＥＥＥにおいて、浮動小数点単精度が３２
ビツトとして規定されているため、同様に、３２ビツト
が多く用いられている。

また、数値演算処理装置の内部に命令格納用メモリが保
持されている場合には、命令を３２ビツト以上に設定す
ることも行われている。

〔発明が解決しようとする課題〕

上述した従来の数値演算処理装置においては、外部に命
令格納用メモリが保持され、命令が３２ビツト固定長で
ある場合には、同−命令中の即値データを３２ビツトよ
りも長く保持することができないため、前記即値データ
をロードするためには、少なくとも、即値データのロー
ド命令を２回実行することが必要となる。このため、数
値演算処理装置の処理効率が低下するという欠点がある
。

また、数値演算処理装置の内部に命令格納用メモリが保
持されている場合に、３２ビツトの即値命令を首記命令
格納用メモリに一命令でロードするために、命令を３２
ビツト以上に設定する時には、−命令のビット長が長く
なるため、ＬＳＩのチップ面積が肥大化するという欠点
がある。

〔課題を解決するための手段〕

本発明の数値演算処理装置は、命令格納用メモリと、前
記命令格納用メモリから出力される命令を解読する命令
デコーダと、プログラムカウンタと、少なくとも１組の
キーデータ部ならびにデータメモリ格納部とを含む即値
データ格納用連想メモリと、を有する数値演算処理装置
において、前記プログラムカウンタによりアドレスされ
る命令格納用メモリの命令内容が、命令デコーダにより
即値データロード命令として解読される場合、プログラ
ムカウンタをキーとして即値データ格納用連想メモリか
ら出力されるデータを、即値データロード命令の即値デ
ータとして出力する機能を有して構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例のブロック図である。第１図
に示されるように、本実施例は、第４図（ｂ）で示す構
成を持つ即値データ格納用連想ＲＯＭ　１と、命令格納
用ＲＯＭ２と、プログラムカウンタ３と、命令デコーダ
４と、レジスタ（ｒｏ）５　、　（ｒｔ）　６　、　（
ｒ２）　７および（ｒｓ）８と、を備えて構成される。

今、命令格納用ＲＯＭ　２には、第４図（ａ）に示され
るような命令が格納されており、即値データ格納用連想
ＲＯＷ　１に含まれるデータメモリー格納部には、第４
図（ｂ）に示されるようなデータが格納されているもの
とする。

先ず、１０グラムカウンタ３における値が１１の場合に
ついて説明する。命令デコーダ４においては、命令格納
用ＲＯＭ　２から出力される命令がデコードされる。即
値データ格納用連想ＲＯＭ　１は、プログラムカウンタ
３の値（この場合においては１１）をキーとして、この
キーと等しいキーデータを保持するキーデータ格納部に
対応するデータメモリ格納部に格納されている数値３．
ＯＯｘ　１０８を出力する。一方、デコードされた命令
は即値データロード命令であるため、即値データ格納用
連想ＲＯＭ　１から出力される数値３．００ｘ　１０”
は、即値データとして、前記即値データロード命令によ
り、指定されるレジスタ（ｒｏ）５に格納される。同様
にして、プログラムカウンタ３における値が１２の場合
には、前記データメモリ格納部に格納されている数値６
．６２ｘｌＯ−”が、レジスタ（ｒｔ）６に格納される
。

次に、プログラムカウンタ３における値が１３の場合に
ついて説明する。命令デコーダ４においては、命令格納
用ＲＯＩ４２から出力される命令がデコードされ、また
、即値データ格納用連想ＲＯＩ４２にお髪１ては、プロ
グラムカウンタ３の値（この場合においては１３）のキ
ーに等しいキーデータを保持するキーデータ格納部が存
在しないため、数値は出力されずハイインピーダンスが
出力される。

第２図は、本発明の第２の実施例のブロック図である。

第２図に示されるように、本実施例は、第４図（ｂ）で
示す構成を持つ即値データ格納用連想ＲＡＭ　９と、命
令格納用ＲＡＭ　１０と、プログラムカウンタ３と、命
令デコーダ４と、レジスタ（「０）５、（ｒｔ）　６　
、　（ｒｚ）　７および（ｒｔ）８と、を備えて構成さ
れる。

この第２の実施例の前記第１の実施例と異なる点は、前
記第１の実施例における即値データ格納用連想ＲＯＭ　
１および命令格納用ＲＯＩ４２の代りに、即値データ格
納用連想ＲＡ１４９および命令格納用ＲＡＭ　１０が備
えられていることである。

今、命令格納用ＲＡＩ４１０には、第４図（ａ）に示さ
れるような命令が格納されており、即値データ格納用連
想ＲＡＭ　９のデータメモリ格納部には、第４図（ｂ）
に示されるようなデータが格納されているものとする。

第２図において、プログラムカウンタ３の値が１１であ
る場合には、命令格納用ＲＡＭ　ｔｏから出力される命
令は、命令デコーダ４においてデコードされ、即値デー
タ格納用連想ＲＡＭ　９においては、プログラムカウン
タ３の値（この場合においては１１）をキーとして、こ
のキーデータと一致する組の前記データメモリ格納部に
格納されている数値３．００ｘｌＯ”が出力される。一
方、デコードされる命令が即値データロード命令である
ため、前記数値３．００ｘ　１０’は、前記即値データ
ロード命令により、即値データとして、指定されるレジ
スタ（ｒｏ）５に格納される。

同様にして、プログラムカウンタ３における値が１２の
場合には、前記データメモリ格納部に格納されている数
値６．６２ｘｌＯ−２７が、レジスタ（ｒｔ）６に格納
される。

上記の第１および第２の実施例の説明より明らかなよう
に、本発明の適用により、命令のビット長と同一ビット
長のデータを、即値として、−命令でロードすることが
可能となり、その分処理効率が改善される。しかも、−
命令のビット長が即値データのビット長に依存しないた
め、−命令のビット長を過大にすることが回避され、Ｌ
ＳＩのチップ面積の肥大化が防止される。

〔発明の効果〕

以上、詳細に説明したように、本発明は、数値演算処理
装置に適用されて、処理効率の改善を計ることが可能に
なるとともに、チップ面積の肥大化を防止することがで
きるという効果がある。

しかも、上記の効果に加えて、従来、即値ロード命令部
分と即値データ部分から構成された命令のうち、即値デ
ータを保持させていたビット部分には、他のサブ命令を
指定することができるため、その分の処理効率の向上が
期待できるとともに、さらに、即値データ格納用メモリ
の容量は、即値データロード命令の数だけでよいため、
命令格納用メモリと即値データ格納用メモリをワンチッ
プに内蔵させる場合、チップの占有面積を縮小すること
ができるという効果がある。

【図面の簡単な説明】

第１図および第２図は、それぞれ本発明の第１および第
２の実施例を示すブロック図、第３図は、従来の数値演
算処理装置の一例を示すブロック図、第４図（ａ）は、
命令格納用メモリの内容の一例を示す図、第４図（ｂ）
は、即値データ格納用連想メモリの内容の一例を示す図
である。 図において、１・・・・・・即値データ格納用連想ＲＯ
１４。 ２・・・・・・命令格納用ＲＯＭ　、３・・−・・・プ
ログラムカウンタ、４・・・・・・命令デコーダ、５・
・・・・・レジスタ（ｒｏ）、６・−・−・・レジスタ
（ｒｌ）、　７・・・・・・レジスタ（「２）、８・・
・・・・レジスタ（ｒｓ）、９・・・・・・即値データ
格納用連想ＲＡＭ　、１０・・−・・・命令格納用ＲＡ
Ｍ　、　１１・・・・・・命令格納メモリ。 代理人　弁理士　　内　原　　晋 閃 ？ 図

Claims (1)

1. 【特許請求の範囲】 命令格納用メモリと、前記命令格納用メモリから出力さ
   れる命令を解読する命令デコーダと、プログラムカウン
   タと、少なくとも１組のキーデータ部ならびにデータメ
   モリ格納部とを含む即値データ格納用連想メモリと、を
   有する数値演算処理装置において、 前記プログラムカウンタによりアドレスされる命令格納
   用メモリの命令内容が、命令デコーダにより即値データ
   ロード命令として解読される場合、プログラムカウンタ
   をキーとして即値データ格納用連想メモリから出力され
   るデータを、即値データロード命令の即値データとして
   出力する機能を有することを特徴とする数値演算処理装
   置。