JPH08305564A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH08305564A JPH08305564A JP10541595A JP10541595A JPH08305564A JP H08305564 A JPH08305564 A JP H08305564A JP 10541595 A JP10541595 A JP 10541595A JP 10541595 A JP10541595 A JP 10541595A JP H08305564 A JPH08305564 A JP H08305564A
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- JP
- Japan
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- data
- logic unit
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- input
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- Pending
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- 230000007704 transition Effects 0.000 abstract description 3
- 102100031145 Probable low affinity copper uptake protein 2 Human genes 0.000 description 4
- 101710095010 Probable low affinity copper uptake protein 2 Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 102100031577 High affinity copper uptake protein 1 Human genes 0.000 description 3
- 101710196315 High affinity copper uptake protein 1 Proteins 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000009191 jumping Effects 0.000 description 1
- 238000007562 laser obscuration time method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【目的】 割り込み要求に基づくプログラム処理への移
行時間を短縮できるマイクロコンピュータを提供するこ
とを目的とする。 【構成】 演算論理ユニット１３の一方の入力には、ス
タックメモリ１０に保持された一方の被演算データが直
接印加され、演算論理ユニット１３の他方の入力には、
ラッチ回路１１に保持された他方の被演算データが直接
印加され、演算論理ユニット１３の演算出力がレジスタ
１４に保持される構成とした。従って、割り込み要求が
発生したとしても、レジスタ１４の内容のみをスタック
メモリ１０に一時待避させるだけで済み、割り込み処理
に移行する際の時間を短縮できる。
行時間を短縮できるマイクロコンピュータを提供するこ
とを目的とする。 【構成】 演算論理ユニット１３の一方の入力には、ス
タックメモリ１０に保持された一方の被演算データが直
接印加され、演算論理ユニット１３の他方の入力には、
ラッチ回路１１に保持された他方の被演算データが直接
印加され、演算論理ユニット１３の演算出力がレジスタ
１４に保持される構成とした。従って、割り込み要求が
発生したとしても、レジスタ１４の内容のみをスタック
メモリ１０に一時待避させるだけで済み、割り込み処理
に移行する際の時間を短縮できる。
Description
【０００１】
【産業上の利用分野】本発明は、割り込み処理を効率よ
く実行するのに好適なマイクロコンピュータの構成に関
する。
く実行するのに好適なマイクロコンピュータの構成に関
する。
【０００２】
【従来の技術】図２は、従来のマイクロコンピュータの
構成を示す図である。図２において、（１）はＲＯＭで
あり、該ＲＯＭ（１）の記憶領域に割り振られた複数の
アドレスに、マイクロコンピュータの動作を制御する為
の複数のプログラムデータＤＡＴＡが事前に記憶された
ものである。（２）は制御回路であり、各場合に応じた
前記ＲＯＭ（１）のアドレスをアクセスするアドレスデ
ータＡＤＤを出力し、該アドレスデータＡＤＤに対応す
る前記ＲＯＭ（１）のアドレスから読み出されたプログ
ラムデータＤＡＴＡを取り込んで解読し、この解読結果
に基づきマイクロコンピュータの動作制御を行うもので
ある。（３）（４）は各々ｎビットのレジスタであり、
制御回路（２）の制御出力により、データの保持動作を
行える状態に制御される。例えば、レジスタ（３）及び
レジスタ（４）には、各々所定の計数値となっているカ
ウンタＣＴＲ１及びＣＴＲ２のｎビットデータがデータ
バス（５）を介して保持されるものとする。尚、レジス
タ（３）（４）にセットされるデータは前記カウンタＣ
ＴＲ１及びＣＴＲ２の計数値に限定されず、演算を行い
たい２種類のｎビットデータを入力ポート（図示せず）
を介してマイクロコンピュータ内部に取り込み、前記２
種類のｎビットデータをデータバス（５）を介してレジ
スタ（３）（４）に保持したりしてもよく、即ちレジス
タ（３）（４）へのセットが可能であれば如何なるデー
タであっても対象となる。（６）は演算論理ユニットで
あり、レジスタ（３）（４）に保持された各ｎビットデ
ータに対して所定の論理演算（加算、減算等）を行い、
この結果得られたｎビットデータを再び一方のレジスタ
（３）に保持させるものである。
構成を示す図である。図２において、（１）はＲＯＭで
あり、該ＲＯＭ（１）の記憶領域に割り振られた複数の
アドレスに、マイクロコンピュータの動作を制御する為
の複数のプログラムデータＤＡＴＡが事前に記憶された
ものである。（２）は制御回路であり、各場合に応じた
前記ＲＯＭ（１）のアドレスをアクセスするアドレスデ
ータＡＤＤを出力し、該アドレスデータＡＤＤに対応す
る前記ＲＯＭ（１）のアドレスから読み出されたプログ
ラムデータＤＡＴＡを取り込んで解読し、この解読結果
に基づきマイクロコンピュータの動作制御を行うもので
ある。（３）（４）は各々ｎビットのレジスタであり、
制御回路（２）の制御出力により、データの保持動作を
行える状態に制御される。例えば、レジスタ（３）及び
レジスタ（４）には、各々所定の計数値となっているカ
ウンタＣＴＲ１及びＣＴＲ２のｎビットデータがデータ
バス（５）を介して保持されるものとする。尚、レジス
タ（３）（４）にセットされるデータは前記カウンタＣ
ＴＲ１及びＣＴＲ２の計数値に限定されず、演算を行い
たい２種類のｎビットデータを入力ポート（図示せず）
を介してマイクロコンピュータ内部に取り込み、前記２
種類のｎビットデータをデータバス（５）を介してレジ
スタ（３）（４）に保持したりしてもよく、即ちレジス
タ（３）（４）へのセットが可能であれば如何なるデー
タであっても対象となる。（６）は演算論理ユニットで
あり、レジスタ（３）（４）に保持された各ｎビットデ
ータに対して所定の論理演算（加算、減算等）を行い、
この結果得られたｎビットデータを再び一方のレジスタ
（３）に保持させるものである。
【０００３】マイクロコンピュータは一般に上記の如く
構成されているが、ここで、レジスタ（３）（４）の内
容に論理演算を施すメインプログラムの実行中に、何ら
かの要因により割り込み要求が発生した場合、前記メイ
ンプログラムの実行に代わり前記割り込み要求に基づく
サブルーチンプログラムを実行しなければならない。そ
の為に、前記メインプログラムは実行された時点までの
状態で処理を一旦中断され、前記サブルーチンプログラ
ムが終了するまで前記メインプログラムに基づく処理デ
ータを一時待避させておく必要がある。具体的には、ス
タックメモリ（７）が設けられており、前記割り込み要
求が発生すると、スタックメモリ（７）が制御回路
（２）の制御信号で制御され、スタックメモリ（７）の
スタック領域ＳＴＡＣＫ１及びＳＴＡＣＫ２に各々メイ
ンプログラム中断時におけるレジスタ（３）（４）の値
がデータバス（５）を介して一時待避される。こうし
て、レジスタ（３）（４）及び演算論理ユニット（６）
を用いてサブルーチン処理が実行可能となる。尚、サブ
ルーチン処理は、制御回路（２）が割り込み要求により
特定されるＲＯＭ（１）のアドレスをアクセスし、即ち
メインプログラム実行時のアドレスからサブルーチンプ
ログラム処理を行うアドレスにジャンプすることにより
実行される。
構成されているが、ここで、レジスタ（３）（４）の内
容に論理演算を施すメインプログラムの実行中に、何ら
かの要因により割り込み要求が発生した場合、前記メイ
ンプログラムの実行に代わり前記割り込み要求に基づく
サブルーチンプログラムを実行しなければならない。そ
の為に、前記メインプログラムは実行された時点までの
状態で処理を一旦中断され、前記サブルーチンプログラ
ムが終了するまで前記メインプログラムに基づく処理デ
ータを一時待避させておく必要がある。具体的には、ス
タックメモリ（７）が設けられており、前記割り込み要
求が発生すると、スタックメモリ（７）が制御回路
（２）の制御信号で制御され、スタックメモリ（７）の
スタック領域ＳＴＡＣＫ１及びＳＴＡＣＫ２に各々メイ
ンプログラム中断時におけるレジスタ（３）（４）の値
がデータバス（５）を介して一時待避される。こうし
て、レジスタ（３）（４）及び演算論理ユニット（６）
を用いてサブルーチン処理が実行可能となる。尚、サブ
ルーチン処理は、制御回路（２）が割り込み要求により
特定されるＲＯＭ（１）のアドレスをアクセスし、即ち
メインプログラム実行時のアドレスからサブルーチンプ
ログラム処理を行うアドレスにジャンプすることにより
実行される。
【０００４】
【発明が解決しようとする課題】しかしながら、割り込
み要求に基づくメインプログラムからサブルーチンプロ
グラムへの移行時に、レジスタ（３）（４）の両方の内
容をスタックメモリ（７）のスタック領域に一時待避さ
せる必要がある為、一時待避に時間がかかり、その結
果、割り込み処理時間が長くなる問題があった。
み要求に基づくメインプログラムからサブルーチンプロ
グラムへの移行時に、レジスタ（３）（４）の両方の内
容をスタックメモリ（７）のスタック領域に一時待避さ
せる必要がある為、一時待避に時間がかかり、その結
果、割り込み処理時間が長くなる問題があった。
【０００５】そこで、本発明は、割り込み要求に基づく
プログラム処理への移行時間を短縮できるマイクロコン
ピュータを提供することを目的とする。
プログラム処理への移行時間を短縮できるマイクロコン
ピュータを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、プログラム命令に従って２つの被演算データに所
定の演算を施すマイクロコンピュータにおいて、前記２
つの被演算データがスタックされる一時待避メモリと、
前記一時待避メモリから先に読み出された一方の前記被
演算データをラッチするラッチ回路と、一方の入力に前
記ラッチ回路に保持された一方の前記被演算データが印
加されると共に他方の入力に前記一時待避メモリから読
み出された他方の前記被演算データが印加され、両方の
被演算データに対して所定の演算を施す演算論理ユニッ
トと、前記演算論理ユニットの演算結果を保持するレジ
スタと、を備え、割り込み要求発生時、前記レジスタの
保持内容のみを前記一時待避メモリに一時待避させ、前
記割り込み要求に基づくプログラム処理を実行可能とし
た点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、プログラム命令に従って２つの被演算データに所
定の演算を施すマイクロコンピュータにおいて、前記２
つの被演算データがスタックされる一時待避メモリと、
前記一時待避メモリから先に読み出された一方の前記被
演算データをラッチするラッチ回路と、一方の入力に前
記ラッチ回路に保持された一方の前記被演算データが印
加されると共に他方の入力に前記一時待避メモリから読
み出された他方の前記被演算データが印加され、両方の
被演算データに対して所定の演算を施す演算論理ユニッ
トと、前記演算論理ユニットの演算結果を保持するレジ
スタと、を備え、割り込み要求発生時、前記レジスタの
保持内容のみを前記一時待避メモリに一時待避させ、前
記割り込み要求に基づくプログラム処理を実行可能とし
た点である。
【０００７】
【作用】本発明によれば、演算論理ユニットの一方の入
力には、一時待避メモリに保持された一方の被演算デー
タが印加され、前記演算論理ユニットの他方の入力に
は、ラッチ回路に保持された他方の被演算データが印加
され、演算論理ユニットの演算出力がレジスタに保持さ
れる構成とした。従って、割り込み要求が発生したとし
ても、レジスタの内容のみを一時待避メモリに一時待避
させるだけで済み、割り込み処理に移行する際の時間を
短縮できる。
力には、一時待避メモリに保持された一方の被演算デー
タが印加され、前記演算論理ユニットの他方の入力に
は、ラッチ回路に保持された他方の被演算データが印加
され、演算論理ユニットの演算出力がレジスタに保持さ
れる構成とした。従って、割り込み要求が発生したとし
ても、レジスタの内容のみを一時待避メモリに一時待避
させるだけで済み、割り込み処理に移行する際の時間を
短縮できる。
【０００８】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明のマイクロコンピュータの構成を示す
図である。図１において、（８）はＲＯＭ（メモリ）で
あり、マイクロコンピュータをメインルーチン又はサブ
ルーチンで動作させる為の複数のプログラム命令が記憶
されている。（９）は制御回路であり、ＲＯＭ（８）と
制御回路（９）との間では、制御回路（９）からアドレ
スデータＡＤＤが出力されると、ＲＯＭ（８）の該当す
るアドレスがアクセスされ、ＲＯＭ（９）の該当アドレ
スから読み出されたプログラムデータＤＡＴＡが制御回
路（９）で解読され、この解読結果に基づきマイクロコ
ンピュータの動作が制御される。（１０）はスタックメ
モリ（一時待避メモリ）であり、後述する演算論理ユニ
ットで演算されるべき２種類の被演算データを各々スタ
ック領域ＳＴＡＣＫ１及びＳＴＡＣＫ２に保持させる機
能を有している。該スタックメモリ（１０）は、制御回
路（９）の制御出力で一時待避動作を制御され、メイン
プログラムを中断した直後のアドレス情報がスタック領
域の所定の階層に一時待避される機能も有している。こ
のアドレス情報は、サブルーチンからメインプログラム
に復帰する時に再び制御回路（２）側に取り込まれる。
（１１）はｎビット構成のラッチ回路であり、後述する
演算論理ユニットで演算されるべく、スタックメモリ
（１０）のスタック領域ＳＴＡＣＫ２から先に読み出さ
れた一方の被演算データをラッチするものである。
る。図１は本発明のマイクロコンピュータの構成を示す
図である。図１において、（８）はＲＯＭ（メモリ）で
あり、マイクロコンピュータをメインルーチン又はサブ
ルーチンで動作させる為の複数のプログラム命令が記憶
されている。（９）は制御回路であり、ＲＯＭ（８）と
制御回路（９）との間では、制御回路（９）からアドレ
スデータＡＤＤが出力されると、ＲＯＭ（８）の該当す
るアドレスがアクセスされ、ＲＯＭ（９）の該当アドレ
スから読み出されたプログラムデータＤＡＴＡが制御回
路（９）で解読され、この解読結果に基づきマイクロコ
ンピュータの動作が制御される。（１０）はスタックメ
モリ（一時待避メモリ）であり、後述する演算論理ユニ
ットで演算されるべき２種類の被演算データを各々スタ
ック領域ＳＴＡＣＫ１及びＳＴＡＣＫ２に保持させる機
能を有している。該スタックメモリ（１０）は、制御回
路（９）の制御出力で一時待避動作を制御され、メイン
プログラムを中断した直後のアドレス情報がスタック領
域の所定の階層に一時待避される機能も有している。こ
のアドレス情報は、サブルーチンからメインプログラム
に復帰する時に再び制御回路（２）側に取り込まれる。
（１１）はｎビット構成のラッチ回路であり、後述する
演算論理ユニットで演算されるべく、スタックメモリ
（１０）のスタック領域ＳＴＡＣＫ２から先に読み出さ
れた一方の被演算データをラッチするものである。
【０００９】ここで、スタックメモリ（１０）のスタッ
ク領域ＳＴＡＣＫ１及びＳＴＡＣＫ２には、各々所定の
計数値となっているカウンタＣＴＲ１及びＣＴＲ２のｎ
ビットデータがデータバス（１２）を介して保持される
ものとする。尚、両スタック領域に保持されるデータは
前記カウンタＣＴＲ１及びＣＴＲ２の計数値に限定され
ず、演算を行いたい２種類のｎビットデータを入力ポー
ト（図示せず）を介してマイクロコンピュータ内部に取
り込み、前記２種類のｎビットデータをデータバス（１
２）を介して両スタック領域に保持したりしてもよく、
即ち両スタック領域への待避が可能であれば如何なるデ
ータであっても対象とできる。
ク領域ＳＴＡＣＫ１及びＳＴＡＣＫ２には、各々所定の
計数値となっているカウンタＣＴＲ１及びＣＴＲ２のｎ
ビットデータがデータバス（１２）を介して保持される
ものとする。尚、両スタック領域に保持されるデータは
前記カウンタＣＴＲ１及びＣＴＲ２の計数値に限定され
ず、演算を行いたい２種類のｎビットデータを入力ポー
ト（図示せず）を介してマイクロコンピュータ内部に取
り込み、前記２種類のｎビットデータをデータバス（１
２）を介して両スタック領域に保持したりしてもよく、
即ち両スタック領域への待避が可能であれば如何なるデ
ータであっても対象とできる。
【００１０】（１３）は前述した演算論理ユニットであ
り、一方の入力はラッチ回路（１１）の出力と直接接続
され、他方の入力はスタックメモリ（１０）と直接接続
されている。そして、演算論理ユニット（１３）で両方
の被演算データに対して所定の演算が施される。（１
４）はｎビット構成のレジスタであり、演算論理ユニッ
ト（１３）が両方の被演算データに対して行ったｎビッ
トの演算結果（加算、減算等）を保持するものである。
り、一方の入力はラッチ回路（１１）の出力と直接接続
され、他方の入力はスタックメモリ（１０）と直接接続
されている。そして、演算論理ユニット（１３）で両方
の被演算データに対して所定の演算が施される。（１
４）はｎビット構成のレジスタであり、演算論理ユニッ
ト（１３）が両方の被演算データに対して行ったｎビッ
トの演算結果（加算、減算等）を保持するものである。
【００１１】以上の如く構成されたマイクロコンピュー
タにおいて、メインプログラムの実行中、特に演算論理
ユニット（１３）で２種類の被演算データに対して演算
処理を行うプログラムの実行中に、何らかの要因により
割り込み要求が発生した場合、演算結果が保持された１
個のレジスタ（１４）の値のみをスタックメモリ（１
０）に一時待避させ、メインプログラムを一旦中断して
割り込み要求に基づくサブルーチン処理の実行に移行で
きる。
タにおいて、メインプログラムの実行中、特に演算論理
ユニット（１３）で２種類の被演算データに対して演算
処理を行うプログラムの実行中に、何らかの要因により
割り込み要求が発生した場合、演算結果が保持された１
個のレジスタ（１４）の値のみをスタックメモリ（１
０）に一時待避させ、メインプログラムを一旦中断して
割り込み要求に基づくサブルーチン処理の実行に移行で
きる。
【００１２】尚、割り込み要求に基づくサブルーチン処
理が何重にも重なった場合でも、レジスタ（１４）の値
のみをスタックメモリ（１０）に一時待避するだけで済
み、各サブルーチン処理を従来に比べて速く実行でき
る。
理が何重にも重なった場合でも、レジスタ（１４）の値
のみをスタックメモリ（１０）に一時待避するだけで済
み、各サブルーチン処理を従来に比べて速く実行でき
る。
【００１３】
【発明の効果】本発明によれば、所定のプログラムの実
行中に、割り込み要求が発生した場合でも、演算論理ユ
ニットの演算結果を保持した１個のレジスタの値のみを
一時待避メモリに待避させるだけで済み、割り込み要求
に基づくプログラム処理への移行時間を短縮できる利点
が得られる。
行中に、割り込み要求が発生した場合でも、演算論理ユ
ニットの演算結果を保持した１個のレジスタの値のみを
一時待避メモリに待避させるだけで済み、割り込み要求
に基づくプログラム処理への移行時間を短縮できる利点
が得られる。
【図１】本発明のマイクロコンピュータの構成を示す図
である。
である。
【図２】従来のマイクロコンピュータの構成を示す図で
ある。
ある。
（１０） スタックメモリ （１３） 演算論理ユニット （１４） レジスタ
Claims (2)
- 【請求項１】 プログラム命令に従って２つの被演算デ
ータに所定の演算を施すマイクロコンピュータにおい
て、 前記２つの被演算データがスタックされる一時待避メモ
リと、 前記一時待避メモリから先に読み出された一方の前記被
演算データをラッチするラッチ回路と、 一方の入力に前記ラッチ回路に保持された一方の前記被
演算データが印加されると共に他方の入力に前記一時待
避メモリから読み出された他方の前記被演算データが印
加され、両方の被演算データに対して所定の演算を施す
演算論理ユニットと、 前記演算論理ユニットの演算結果を保持するレジスタ
と、を備え、 割り込み要求発生時、前記レジスタの保持内容のみを前
記一時待避メモリに一時待避させ、前記割り込み要求に
基づくプログラム処理を実行可能としたことを特徴とす
るマイクロコンピュータ。 - 【請求項２】 プログラム命令を記憶したメモリをアク
セスし該メモリから読み出されたプログラム命令を解読
する制御回路を備え、前記プログラム命令の解読結果に
基づき、前記制御回路と前記一時待避メモリとの間でデ
ータの授受を可能としたことを特徴とする請求項１記載
のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10541595A JPH08305564A (ja) | 1995-04-28 | 1995-04-28 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10541595A JPH08305564A (ja) | 1995-04-28 | 1995-04-28 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08305564A true JPH08305564A (ja) | 1996-11-22 |
Family
ID=14406982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10541595A Pending JPH08305564A (ja) | 1995-04-28 | 1995-04-28 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08305564A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100368197B1 (ko) * | 1994-09-09 | 2003-04-10 | 가부시끼가이샤 히다치 세이사꾸쇼 | 데이타처리장치 |
| JP2014161002A (ja) * | 2012-06-01 | 2014-09-04 | Semiconductor Energy Lab Co Ltd | 半導体装置、処理装置 |
-
1995
- 1995-04-28 JP JP10541595A patent/JPH08305564A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100368197B1 (ko) * | 1994-09-09 | 2003-04-10 | 가부시끼가이샤 히다치 세이사꾸쇼 | 데이타처리장치 |
| JP2014161002A (ja) * | 2012-06-01 | 2014-09-04 | Semiconductor Energy Lab Co Ltd | 半導体装置、処理装置 |
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