JPH02207345A - マイクロプロセッサの命令実行過程のサンプル方法 - Google Patents
マイクロプロセッサの命令実行過程のサンプル方法Info
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- JPH02207345A JPH02207345A JP1028364A JP2836489A JPH02207345A JP H02207345 A JPH02207345 A JP H02207345A JP 1028364 A JP1028364 A JP 1028364A JP 2836489 A JP2836489 A JP 2836489A JP H02207345 A JPH02207345 A JP H02207345A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術 （第４．５図）発明が解決し
ようとする課題 課題を解決するための手段 作用 実施例 本発明の第１実施例 （第１図） 本発明の第２実施例 （第２図） 本発明の第３実施例 （第３図） 発明の効果 〔概要〕 マイクロプロセッサ（以下、ＭＰＵという）命令実行過
程のサンプル方法に関し、 メモリ管理ニー’−７トＭ Ｍ Ｕ （Ｍｅｍｏｒｙ
Ｍａｎａｇｅ＋＋＋ｅｎｔＵｎｉｔ）、キャッシュメモ
リを内蔵し、さらにブリフェッチを行うＭＰＵにおいて
、正確なＭＰＵ命令実行のサンプルを行うことができる
ＭＰＵ命令実行過程のサンプル方法を提供することを目
的とし、 分岐命令実行時に発生するトラップを使用してマイクロ
プロセッサ命令実行過程のサンプルを行うように構成す
る。
ようとする課題 課題を解決するための手段 作用 実施例 本発明の第１実施例 （第１図） 本発明の第２実施例 （第２図） 本発明の第３実施例 （第３図） 発明の効果 〔概要〕 マイクロプロセッサ（以下、ＭＰＵという）命令実行過
程のサンプル方法に関し、 メモリ管理ニー’−７トＭ Ｍ Ｕ （Ｍｅｍｏｒｙ
Ｍａｎａｇｅ＋＋＋ｅｎｔＵｎｉｔ）、キャッシュメモ
リを内蔵し、さらにブリフェッチを行うＭＰＵにおいて
、正確なＭＰＵ命令実行のサンプルを行うことができる
ＭＰＵ命令実行過程のサンプル方法を提供することを目
的とし、 分岐命令実行時に発生するトラップを使用してマイクロ
プロセッサ命令実行過程のサンプルを行うように構成す
る。
また、分岐命令を含む複数の命令を格納し、該命令を実
行することによりトラップを発生しその時のスタック退
避情報としてトラップの発生番地を有するマイクロプロ
セッサと、分岐命令実行によるスタック退避のサイクル
を示す信号によりイネーブル状態となり、トレースメモ
リのアドレスを作成するカウンタと、アドレスとして該
カウンタの出力が入力されるとともに、データとして該
マイクロプロセッサ出力のデータが入力され、スタック
退避の状態を格納する前記トレースメモリと、を具備し
、分岐命令実行時にトラップが発生すると、該マイクロ
プロセッサから該カウンタにスタック退避のサイクルを
示す信号が出力され、その分岐命令のある番地と分岐先
の番地とをトレースメモリへ格納し、マイクロプロセッ
サの命令実行中断後に分岐先の番地および分岐命令のあ
る番地のアドレスを該トレースメモリから読み出し、そ
の間の命令データを実メモリより読み出すことによりマ
イクロプロセッサ命令実行過程のサンプルを行うように
構成する。
行することによりトラップを発生しその時のスタック退
避情報としてトラップの発生番地を有するマイクロプロ
セッサと、分岐命令実行によるスタック退避のサイクル
を示す信号によりイネーブル状態となり、トレースメモ
リのアドレスを作成するカウンタと、アドレスとして該
カウンタの出力が入力されるとともに、データとして該
マイクロプロセッサ出力のデータが入力され、スタック
退避の状態を格納する前記トレースメモリと、を具備し
、分岐命令実行時にトラップが発生すると、該マイクロ
プロセッサから該カウンタにスタック退避のサイクルを
示す信号が出力され、その分岐命令のある番地と分岐先
の番地とをトレースメモリへ格納し、マイクロプロセッ
サの命令実行中断後に分岐先の番地および分岐命令のあ
る番地のアドレスを該トレースメモリから読み出し、そ
の間の命令データを実メモリより読み出すことによりマ
イクロプロセッサ命令実行過程のサンプルを行うように
構成する。
本発明は、マイクロプロセッサの命令実行過程のサンプ
ル方法に係り、詳しくは、ＭＰＵ命令実行の解析を行う
、デバッガ、エミュレータ等のマイクロプロセッサの命
令実行過程のサンプル方法に関する。
ル方法に係り、詳しくは、ＭＰＵ命令実行の解析を行う
、デバッガ、エミュレータ等のマイクロプロセッサの命
令実行過程のサンプル方法に関する。
近年の汎用ＭＰＵは高集積化によりＭＭＵ、キャッシュ
メモリ内蔵のものが増えており、また命令ブリフェッチ
を行うことが常識となっている。
メモリ内蔵のものが増えており、また命令ブリフェッチ
を行うことが常識となっている。
これらの機能により、外部バスによるＭＰＵ内部での動
作の解析が不可能となっている。よってこれらの機能を
使用しながら、正確にＭＰＵ命令実行のサンプルを行う
必要が出てきた。
作の解析が不可能となっている。よってこれらの機能を
使用しながら、正確にＭＰＵ命令実行のサンプルを行う
必要が出てきた。
［従来の技術〕
従来のＭＰＵ命令実行過程のサンプル方法は、外部にて
アドレスバス、データバス、ステータスなどを全てサン
プルすることにより行っていた。
アドレスバス、データバス、ステータスなどを全てサン
プルすることにより行っていた。
これは、従来のＭＰＵが論理アドレス等を全部バスに出
していたためであり、それを単にメモリにサンプルして
後で並べればＭＰＵ命令実行過程を容易に知ることがで
きた。
していたためであり、それを単にメモリにサンプルして
後で並べればＭＰＵ命令実行過程を容易に知ることがで
きた。
ところが、ＭＰＵの高集積化により、命令ブリフェッチ
、ＭＭＵあるいはキャッシュメモリ内蔵のものが増えて
来つつある。第４．５図は高集積化されたＭＰＵの外部
バスと内部動作の違いを説明するための図であり、第４
図はＭＭＵ内蔵のＭＰＵを示すブロック図、第５図はキ
ャッシュメモリ内蔵のＭＰＵを示す図である。第４図に
おいて、ｌはＭＭＵ内蔵のＭＰＵであり、大実線内がＭ
ＰＵ１の内部を示している。ＭＰＵ１はＭＰＵの命令解
析・実行を行う実行ユニット２と、外部バスの制御を行
うバスユニット３と、論理アドレスを物理アドレスに変
換するＭＭＵ４と、を含んで構成されている。また、第
５図において、キャッシュメモリを内蔵するＭＰＵ５は
ＭＰＵの命令解析・実行を行う実行ユニット６と、外部
バスの制御を行うバスユニット７と、実行ユニット６で
一部フエッチしたデータを保持し、命令アクセス時間を
短縮するとともに命令アクセスとデータアクセスの並行
処理を可能にするキャッシュメモリ８と、を含んで構成
されている。
、ＭＭＵあるいはキャッシュメモリ内蔵のものが増えて
来つつある。第４．５図は高集積化されたＭＰＵの外部
バスと内部動作の違いを説明するための図であり、第４
図はＭＭＵ内蔵のＭＰＵを示すブロック図、第５図はキ
ャッシュメモリ内蔵のＭＰＵを示す図である。第４図に
おいて、ｌはＭＭＵ内蔵のＭＰＵであり、大実線内がＭ
ＰＵ１の内部を示している。ＭＰＵ１はＭＰＵの命令解
析・実行を行う実行ユニット２と、外部バスの制御を行
うバスユニット３と、論理アドレスを物理アドレスに変
換するＭＭＵ４と、を含んで構成されている。また、第
５図において、キャッシュメモリを内蔵するＭＰＵ５は
ＭＰＵの命令解析・実行を行う実行ユニット６と、外部
バスの制御を行うバスユニット７と、実行ユニット６で
一部フエッチしたデータを保持し、命令アクセス時間を
短縮するとともに命令アクセスとデータアクセスの並行
処理を可能にするキャッシュメモリ８と、を含んで構成
されている。
しかしながら、このような従来のＭＰＵ命令実行過程の
サンプル方法にあっては、ブリフェッチを行うＭＰＵＳ
ＭＭＵ、キャッシュメモリを内蔵するＭＰＵでは以下に
述べるような問題点があった。
サンプル方法にあっては、ブリフェッチを行うＭＰＵＳ
ＭＭＵ、キャッシュメモリを内蔵するＭＰＵでは以下に
述べるような問題点があった。
（Ｉ）ブリフェッチを行うＭＰＵでは、別表４に示すよ
うに、実際には実行していないが、外部バスでは実行さ
れない命令まで先行フェッチされてしまう、したがって
、不要なデータまでサンプルされるため、必要なデータ
か不要なデータかを判別する必要がある。
うに、実際には実行していないが、外部バスでは実行さ
れない命令まで先行フェッチされてしまう、したがって
、不要なデータまでサンプルされるため、必要なデータ
か不要なデータかを判別する必要がある。
なお、別表４中ＭＯＶ ＳＣＭＰ 、 ＢＮＺ等はＭＰ
Ｕの各命令を示しており、それぞれムーブ、比較、ブラ
ンチノットゼロ命令を示し、続＜Ａ、Ｂ。
Ｕの各命令を示しており、それぞれムーブ、比較、ブラ
ンチノットゼロ命令を示し、続＜Ａ、Ｂ。
２０００ Ｈ等はレジスタあるいは番地を表している。
以下、後述する別表１〜３中同−命令は同一の略号で表
すものとする。
すものとする。
（ＩＩ）また、ＭＭＵ４を内蔵したＭＰＵＩでは、ＭＰ
ＵＩの外に出てくるのは第４図に示すように物理アドレ
スだけであり、外部バスのアドレス（物理アドレス）の
サンプルは行えるが、実際に命令をコーディングした時
のアドレス（論理アドレス）のサンプルが行えない。実
際に知りたいのは論理アドレスであるから、そのために
はＭＭＵの状態を判断し、論理アドレスを算出して代行
するか、若しくはＭＭＵを抑止する方式をとるしかない
。
ＵＩの外に出てくるのは第４図に示すように物理アドレ
スだけであり、外部バスのアドレス（物理アドレス）の
サンプルは行えるが、実際に命令をコーディングした時
のアドレス（論理アドレス）のサンプルが行えない。実
際に知りたいのは論理アドレスであるから、そのために
はＭＭＵの状態を判断し、論理アドレスを算出して代行
するか、若しくはＭＭＵを抑止する方式をとるしかない
。
（Ｉ［）さらに、キャッシュメモリ内蔵のＭＰＵ５では
キャッシュにヒツトした命令、データのアクセスは外部
バスに出力されないため、外部バスでのＭＰＵ命令実行
過程のサンプルは全く行えない、ＭＰＵ命令実行過程の
サンプルを行うには、ディスイネーブルとしてキャッシ
ュメモリの動作を抑止する必要がある１例えば、第５図
に示すように、バスアクセスがキャッシュにヒントしな
かった場合には、■により外部バスにアクセスするため
サンプルを行えるが、この時ＭＰＵ５内部で■によりそ
のアクセスのデータがキャッシュメモリに書き込まれる
。このため、その後同じアドレスへのアクセスは■によ
り行うため外部では全く判らない。
キャッシュにヒツトした命令、データのアクセスは外部
バスに出力されないため、外部バスでのＭＰＵ命令実行
過程のサンプルは全く行えない、ＭＰＵ命令実行過程の
サンプルを行うには、ディスイネーブルとしてキャッシ
ュメモリの動作を抑止する必要がある１例えば、第５図
に示すように、バスアクセスがキャッシュにヒントしな
かった場合には、■により外部バスにアクセスするため
サンプルを行えるが、この時ＭＰＵ５内部で■によりそ
のアクセスのデータがキャッシュメモリに書き込まれる
。このため、その後同じアドレスへのアクセスは■によ
り行うため外部では全く判らない。
したがって、従来のサンプル方法にあってはＭＰＵ命令
実行過程の正確なサンプルを行うためには、複雑な処理
を行うか、若しくはＭＰＵ機構の一部を抑止する必要が
ある。現実には、３２ｂｉｔ位のＭＰＵになるとブリフ
ェッチ、ＭＭＵ、キャッシュメモリ内蔵が増えて来てお
り、従来の解析方法では対応できなくなってきている。
実行過程の正確なサンプルを行うためには、複雑な処理
を行うか、若しくはＭＰＵ機構の一部を抑止する必要が
ある。現実には、３２ｂｉｔ位のＭＰＵになるとブリフ
ェッチ、ＭＭＵ、キャッシュメモリ内蔵が増えて来てお
り、従来の解析方法では対応できなくなってきている。
そこで本発明は、ＭＭＵ、キャッシュメモリを内蔵し、
さらにブリフェッチを行うＭＰＵにおいて、正確なＭＰ
Ｕ命令実行のサンプルを行うことができるマイクロプロ
セッサの命令実行過程のサンプル方法を提供することを
目的としている。
さらにブリフェッチを行うＭＰＵにおいて、正確なＭＰ
Ｕ命令実行のサンプルを行うことができるマイクロプロ
セッサの命令実行過程のサンプル方法を提供することを
目的としている。
本発明によるマイクロプロセッサの命令実行過程のサン
プル方法は上記目的達成のため、分岐命令実行時の発生
するトラップを使用してマイクロプロセッサ命令実行過
程のサンプルを行うように構成する。
プル方法は上記目的達成のため、分岐命令実行時の発生
するトラップを使用してマイクロプロセッサ命令実行過
程のサンプルを行うように構成する。
また、分岐命令を含む複数の命令を格納し、該命令を実
行することによりトラップを発生し、その時のスタック
退避情報としてトラップの発生番地を有するマイクロプ
ロセッサと、分岐命令実行によるスタック退避のサイク
ルを示す信号によりイネーブル状態となり、トレースメ
モリのアドレスを作成するカウンタと、アドレスとして
該カウンタの出力が入力されるとともに、データとして
該マイクロプロセッサ出力のデータが入力され、スタッ
ク退避の状態を格納する前記トレースメモリと、を具備
し、分岐命令実行時にトラップが発生すると、該マイク
ロプロセッサから該カウンタにスタック退避のサイクル
を示す信号が出力され、その分岐命令のある番地と分岐
先の番地とをトレ−スメモリへ格納し、マイクロプロセ
ッサの命令実行中断後に分岐先の番地および分岐命令の
ある番地間の命令データを該トレースメモリから読み出
し、その間の命令データを実メモリより読み出すことに
よりマイクロプロセッサ命令実行過程のサンプルを行う
ように構成する。
行することによりトラップを発生し、その時のスタック
退避情報としてトラップの発生番地を有するマイクロプ
ロセッサと、分岐命令実行によるスタック退避のサイク
ルを示す信号によりイネーブル状態となり、トレースメ
モリのアドレスを作成するカウンタと、アドレスとして
該カウンタの出力が入力されるとともに、データとして
該マイクロプロセッサ出力のデータが入力され、スタッ
ク退避の状態を格納する前記トレースメモリと、を具備
し、分岐命令実行時にトラップが発生すると、該マイク
ロプロセッサから該カウンタにスタック退避のサイクル
を示す信号が出力され、その分岐命令のある番地と分岐
先の番地とをトレ−スメモリへ格納し、マイクロプロセ
ッサの命令実行中断後に分岐先の番地および分岐命令の
ある番地間の命令データを該トレースメモリから読み出
し、その間の命令データを実メモリより読み出すことに
よりマイクロプロセッサ命令実行過程のサンプルを行う
ように構成する。
本発明では、分岐命令実行時に発生するトラップを使用
してＭＰＵ命令実行過程のサンプル方法が行われる。
してＭＰＵ命令実行過程のサンプル方法が行われる。
したがって、スタック退避データは論理アドレスである
から、ＭＭＵ内蔵のＭＰＵでも論理アドレスでのサンプ
ルが行える。また、分岐先と分岐命令の間の命令データ
を、サンプルすることになるため、ブリフェッチを無視
できる。また、キャッシュにヒントして、外部に出力さ
れない命令実行でもスタックへの書き込みは外部バスへ
出力されるため、キャッシュメモリ内蔵のＭＰＵでも命
令実行過程のサンプルが行える。
から、ＭＭＵ内蔵のＭＰＵでも論理アドレスでのサンプ
ルが行える。また、分岐先と分岐命令の間の命令データ
を、サンプルすることになるため、ブリフェッチを無視
できる。また、キャッシュにヒントして、外部に出力さ
れない命令実行でもスタックへの書き込みは外部バスへ
出力されるため、キャッシュメモリ内蔵のＭＰＵでも命
令実行過程のサンプルが行える。
胤皿脱皿
別表１．２は本発明の詳細な説明するための表であり、
別表１はＭＰＵの動作を示したもの、別表２はそのサン
プルしたトレースデータとＭＰＵ命令実行過程の対応を
示したものである。別表１．２中Ａ−Ｅは任意のレジス
タであり、数字は１６進アドレスである。また、別表１
，２中ＢＲＡ 、 ＡＤＤ 。
別表１はＭＰＵの動作を示したもの、別表２はそのサン
プルしたトレースデータとＭＰＵ命令実行過程の対応を
示したものである。別表１．２中Ａ−Ｅは任意のレジス
タであり、数字は１６進アドレスである。また、別表１
，２中ＢＲＡ 、 ＡＤＤ 。
ＢＮＣ５ＬＯＯＰはそれぞれブランチ、加算、ブランチ
、ブランチノントキ中す−、ループ命令を示している。
、ブランチノントキ中す−、ループ命令を示している。
したがって、分岐命令は無条件分岐命令としてはブラン
チ命令ＢＲＡがあり、条件分岐命令としては０でない場
合には所定番地にとびＯであればとばないブランチノッ
トゼロ命令ＢＮＺ 、桁上げが発生しなかったら所定番
地にとぶブランチノットキャリー命令ＢＮＣおよびルー
プ命令ＬＯＯＰがあってこれらの分岐命令は別表１中で
は■〜■で示している。■〜■には分岐命令が存在する
が、■■■■では分岐し、■では分岐していない、ここ
で、ＭＰＵが以下の動作を行うものとする。
チ命令ＢＲＡがあり、条件分岐命令としては０でない場
合には所定番地にとびＯであればとばないブランチノッ
トゼロ命令ＢＮＺ 、桁上げが発生しなかったら所定番
地にとぶブランチノットキャリー命令ＢＮＣおよびルー
プ命令ＬＯＯＰがあってこれらの分岐命令は別表１中で
は■〜■で示している。■〜■には分岐命令が存在する
が、■■■■では分岐し、■では分岐していない、ここ
で、ＭＰＵが以下の動作を行うものとする。
ｉ）分岐実行時にＴｒａｐが発生する。
ｉｉ ） Ｔｒａｐ発生時のスタック退避情報にＥＸＰ
ＣおよびＰＣがある。ここで、ＥＸＰＣはＴｒａｐ発生
の要因となった命令（この場合は分岐命令）のあるアド
レスであり、ＰＣはリターン後の実行アドレス（＝分岐
先のアドレス）である。
ＣおよびＰＣがある。ここで、ＥＸＰＣはＴｒａｐ発生
の要因となった命令（この場合は分岐命令）のあるアド
レスであり、ＰＣはリターン後の実行アドレス（＝分岐
先のアドレス）である。
ｉｉｉ ） Ｔｒａｐによるスタック退避のサイクルを
示すインデックス信号が出力される。
示すインデックス信号が出力される。
別表１に示す動作で、スタックに退避するＥＸＰＣおよ
びＰＣをサンプルすることにより別表２に示すようなサ
ンプルデータが完成する。そして、別表１中「）」に示
すＰＣ−ＥＸＰＣ間の命令データをメモリより読み出す
ことによりＭＰＵ命令実行過程のサンプルを行うことに
なる。
びＰＣをサンプルすることにより別表２に示すようなサ
ンプルデータが完成する。そして、別表１中「）」に示
すＰＣ−ＥＸＰＣ間の命令データをメモリより読み出す
ことによりＭＰＵ命令実行過程のサンプルを行うことに
なる。
したがって、別表１に示すようにスタック退避データは
論理アドレスであるから、本発明によりＭＭＵ内蔵のＭ
ＰＵでも論理アドレスでのサンプルが行える。また、分
岐先と分岐命令の間の命令データを、サンプルすること
になるため、プリフェッチを無視できる。また、同表■
のようにキャッシュにヒツトして、外部に出力されない
命令実行でもスタックへの書き込みは外部バスへ出力さ
れるため、キャッシュメモリ内蔵のＭＰＵでも命令実行
過程のサンプルが行える。
論理アドレスであるから、本発明によりＭＭＵ内蔵のＭ
ＰＵでも論理アドレスでのサンプルが行える。また、分
岐先と分岐命令の間の命令データを、サンプルすること
になるため、プリフェッチを無視できる。また、同表■
のようにキャッシュにヒツトして、外部に出力されない
命令実行でもスタックへの書き込みは外部バスへ出力さ
れるため、キャッシュメモリ内蔵のＭＰＵでも命令実行
過程のサンプルが行える。
１上皇ｌ医
以下、上記基本原理に基づいて実施例を説明する。第１
図は本発明に係るマイクロプロセッサの命令実行過程の
サンプル方法の第１実施例を示す図であり、トレースデ
ータ（同図では分岐時のＰＣとＥＸＰＣ）サンプル用の
ハードウェアを示している。第１図において、１１はＭ
ＰＵ （マイクロプロセッサ）、１２はサンプルしたデ
ータを格納するトレース用メモリ （トレースメモリ）
、１３はトレース用メモ曹月２のアドレスを作成するト
レースアドレスカウンタ（カウンタ）であり、トレース
用メモリ１２内のＡはトレース用メモリのアドレス信号
線を示し、Ｄはトレース用メモリのデータ信号線を示し
ている。１４はＭＰＵＩＩのデータバス、１５はトレー
スアドレスカウンタ１３のアドレスバスであり、トレー
スアドレスカウンタ１３にはＴｒａｐ時ＭＰＵＩＩから
線１６を介してスタックブツシュを示す信号が出力され
る。
図は本発明に係るマイクロプロセッサの命令実行過程の
サンプル方法の第１実施例を示す図であり、トレースデ
ータ（同図では分岐時のＰＣとＥＸＰＣ）サンプル用の
ハードウェアを示している。第１図において、１１はＭ
ＰＵ （マイクロプロセッサ）、１２はサンプルしたデ
ータを格納するトレース用メモリ （トレースメモリ）
、１３はトレース用メモ曹月２のアドレスを作成するト
レースアドレスカウンタ（カウンタ）であり、トレース
用メモリ１２内のＡはトレース用メモリのアドレス信号
線を示し、Ｄはトレース用メモリのデータ信号線を示し
ている。１４はＭＰＵＩＩのデータバス、１５はトレー
スアドレスカウンタ１３のアドレスバスであり、トレー
スアドレスカウンタ１３にはＴｒａｐ時ＭＰＵＩＩから
線１６を介してスタックブツシュを示す信号が出力され
る。
トレース用メモリ１２には、アドレスとしてカウンタ（
トレースアドレスカウンタ１３）の出力を入れ、データ
としてＭＰＵＩＩ出力のデータを入れる。
トレースアドレスカウンタ１３）の出力を入れ、データ
としてＭＰＵＩＩ出力のデータを入れる。
さらに分岐実行によるスタック退避のサイクルを示す信
号によりカウンタ１３をイネーブルするようにしておく
。このハードウェアにより別表２に示したトレースデー
タがサンプルされる。以下、具体的な動作を作用にて述
べる。
号によりカウンタ１３をイネーブルするようにしておく
。このハードウェアにより別表２に示したトレースデー
タがサンプルされる。以下、具体的な動作を作用にて述
べる。
次に、作用を説明する。
ジャンプ命令を検出すると、ＭＰＵＩＩはＴｒａｐを発
生し、そのときにスタックブツシュを行う、そうすると
、このスタックブツシュでジャンプ命令がある番地（Ｅ
ＸＰＣ）ととび先の番地（ＰＣ）をスタックブツシュし
てスタックブツシュしたら直ぐにリターン命令で戻って
くる。この分冗長的なバスサイクルは入ってしまうが、
ブリフェッチなどは無視でき、また、ここに出てくるデ
ータ（あるいはアドレス）というのは論理アドレスであ
るＰＣがそのまま出力されるので論理アドレスを判別す
ることができる。さらに、キャッシュメモリ内蔵のＭＰ
Ｕであってキャッシュ実行中のときにもトラップ自体は
キャッシュ実行中も発生するからスタックブツシュが外
部にさえ出力されば外でサンプルすることができる。サ
ンプルされたデータが別表２左側に示すようになるため
、それを後で読んで、例えば同表左上に示すように００
００番地からスタートした場合最初のＥＸＰＣの０００
４番地までシーケンシャルにメモリからデータを読んで
別表２のように表示する。次いで、０００４番地まで読
み出すと、次のＰＣから次のＥＸＰＣまで同様にメモリ
から読み出す。したがって、恰もＭＰＵが実行した命令
をそのまま表示しているようにＭＰＵ命令実行過程をサ
ンプリングすることができる。
生し、そのときにスタックブツシュを行う、そうすると
、このスタックブツシュでジャンプ命令がある番地（Ｅ
ＸＰＣ）ととび先の番地（ＰＣ）をスタックブツシュし
てスタックブツシュしたら直ぐにリターン命令で戻って
くる。この分冗長的なバスサイクルは入ってしまうが、
ブリフェッチなどは無視でき、また、ここに出てくるデ
ータ（あるいはアドレス）というのは論理アドレスであ
るＰＣがそのまま出力されるので論理アドレスを判別す
ることができる。さらに、キャッシュメモリ内蔵のＭＰ
Ｕであってキャッシュ実行中のときにもトラップ自体は
キャッシュ実行中も発生するからスタックブツシュが外
部にさえ出力されば外でサンプルすることができる。サ
ンプルされたデータが別表２左側に示すようになるため
、それを後で読んで、例えば同表左上に示すように００
００番地からスタートした場合最初のＥＸＰＣの０００
４番地までシーケンシャルにメモリからデータを読んで
別表２のように表示する。次いで、０００４番地まで読
み出すと、次のＰＣから次のＥＸＰＣまで同様にメモリ
から読み出す。したがって、恰もＭＰＵが実行した命令
をそのまま表示しているようにＭＰＵ命令実行過程をサ
ンプリングすることができる。
以上説明したように、本実施例では、分岐命令が検出さ
れると、ＭＰＵにＴｒａｐをかけることにより、その分
岐命令があるアドレスＥＸＰＣとその次の分岐先のアド
レスＰＣとをスタックブツシュして、スタックに退避す
るＥＸＰＣおよびＰＣがサンプルできるようにしている
。したがって、ＭＭＵ、キャッシュメモリを内蔵したＭ
ＰＵの命令実行過程のサンプルをそれらの機能に制限を
与えることなく行うことができ、さらに、ブリフェッチ
を行うＭＰＵに対しても正確な命令実行過程のサンプル
を行うことができる。
れると、ＭＰＵにＴｒａｐをかけることにより、その分
岐命令があるアドレスＥＸＰＣとその次の分岐先のアド
レスＰＣとをスタックブツシュして、スタックに退避す
るＥＸＰＣおよびＰＣがサンプルできるようにしている
。したがって、ＭＭＵ、キャッシュメモリを内蔵したＭ
ＰＵの命令実行過程のサンプルをそれらの機能に制限を
与えることなく行うことができ、さらに、ブリフェッチ
を行うＭＰＵに対しても正確な命令実行過程のサンプル
を行うことができる。
その結果、これらの高集積化されたＭＰＵのデバッガ、
エミュレータ等のトレース機能の向上に寄与するところ
が多い。
エミュレータ等のトレース機能の向上に寄与するところ
が多い。
玉ｌ災施■
第２図は本発明に係るマイクロプロセッサの命令実行過
程のサンプル方法の第２実施例を示す図であり、第１実
施例と同一構成部分には同一番号・符号を付している。
程のサンプル方法の第２実施例を示す図であり、第１実
施例と同一構成部分には同一番号・符号を付している。
スタップブツシュを示す信号を直接トレース用メモリ１
２に取り込むとともに、ＭＰＵＩＩのデータバス１４の
他にＭＰＵＩＩからトレース用メモリ１２にＭＰＵＩＩ
のアドレスバス１７およびＭＰＵＩＩのステータス線１
８を介してアドレスデータおよびプログラムのアクセス
、データのアクセス等のステータス情報も全て取り込む
ようにする。
２に取り込むとともに、ＭＰＵＩＩのデータバス１４の
他にＭＰＵＩＩからトレース用メモリ１２にＭＰＵＩＩ
のアドレスバス１７およびＭＰＵＩＩのステータス線１
８を介してアドレスデータおよびプログラムのアクセス
、データのアクセス等のステータス情報も全て取り込む
ようにする。
このように、分岐命令実行によるスタックアクセスを示
す信号とＭ Ｐ Ｕｌｌ出力のアドレスを同時にサンプ
ルすることにより、命令実行とそれによるデータアクセ
スとの対応もとれるようになる。
す信号とＭ Ｐ Ｕｌｌ出力のアドレスを同時にサンプ
ルすることにより、命令実行とそれによるデータアクセ
スとの対応もとれるようになる。
玉工裏施■
第３図は本発明に係るマイクロプロセッサの命令実行過
程のサンプル方法の第３実施例を示す図であり、分岐実
行時のＴｒａｐの代わりに特殊バスサイクルを挿入する
ＭＰＵを用いた場合の例である。
程のサンプル方法の第３実施例を示す図であり、分岐実
行時のＴｒａｐの代わりに特殊バスサイクルを挿入する
ＭＰＵを用いた場合の例である。
第１実施例と同一構成部分には同一番号・符号を付して
いる。
いる。
分岐実行のＴｒａｐの代わりに、第３図に示すような分
岐実行時にＰＣ，ＥＸＰＣを外部へ出力する特殊バスサ
イクルを挿入するＭＰＵ２０を用いて特殊バスサイクル
を示すインデックス信号を線１９を介してトレースアド
レスカウンタ１３に出力すれば、別表３に示す、〔〕で
囲まれたデータがサンプルされる。
岐実行時にＰＣ，ＥＸＰＣを外部へ出力する特殊バスサ
イクルを挿入するＭＰＵ２０を用いて特殊バスサイクル
を示すインデックス信号を線１９を介してトレースアド
レスカウンタ１３に出力すれば、別表３に示す、〔〕で
囲まれたデータがサンプルされる。
すなわち、ＭＰＵにＴｒａｐをかけると、実際にはある
程度の時間がかかるので、単に特殊バスサイクルを挿入
してＥＸＰＣ，！：ＰＣとを出力するようなサイクルを
挿入するようにＭＰＵ２０を作るようにすれば、バスサ
イクルを２つ挿入するだけで済むことになる。別言すれ
ば、Ｔｒａｐをかけたらスタックブツシュだけ行われる
ようにする。
程度の時間がかかるので、単に特殊バスサイクルを挿入
してＥＸＰＣ，！：ＰＣとを出力するようなサイクルを
挿入するようにＭＰＵ２０を作るようにすれば、バスサ
イクルを２つ挿入するだけで済むことになる。別言すれ
ば、Ｔｒａｐをかけたらスタックブツシュだけ行われる
ようにする。
このような特殊バスサイクルを用い、それを示すインデ
ックス信号を用いれば第１．２実施例と同様の解析を行
うことができる。
ックス信号を用いれば第１．２実施例と同様の解析を行
うことができる。
本発明によれば、ＭＭＵ、キャッシュメモリを内蔵し、
さらにブリフェッチを行うＭＰＵにおいて、正確なＭＰ
Ｕ命令実行のサンプルを行うことができる。
さらにブリフェッチを行うＭＰＵにおいて、正確なＭＰ
Ｕ命令実行のサンプルを行うことができる。
第１図は本発明に係るマイクロプロセッサの命令実行過
程のサンプル方法の第１実施例を示す全体構成図、 第２図は本発明に係るマイクロプロセッサの命令実行過
程のサンプル方法の第２実施例を示す全体構成図、 第３図は本発明に係るマイクロプロセッサの命令実行過
程のサンプル方法の第３実施例を示す全体構成図、 第４．５図は高集積化されたマイクロプロセッサの内部
構成を示す図であり、 第４図はＭＭＵ内蔵のＭＰＵを示すブロック図、第５図
はキャッシュメモリ内蔵のＭＰＵを示す図である。 １１．２０・・・・・・ＭＰＵ （マイクロプロセッサ
）、１２・・・・・・トレース用メモリ （トレースメ
モリ）、１３・・・・・・トレースアドレスカウンタ（
カウンタ）、１４・・・・・・データバス、 １５・・・・・・トレースメモリ用アドレスバス、１７
・・・・・・アドレスバス、 １６．１９・・・・・・線、 １８・・・・・・ステータス線、 ＥＸＰＣ・・・・・・Ｔｒａｐ発生の要因となった分岐
命令のあるアドレス（分岐命令の ある番地）、 ＰＣ・・・・・・リターン後の実行アドレス（分岐先の
番地）。 代 理 人 弁理士 井 桁 貞 −別表１ 物理アドレス （ＦＯＯＯ） （ＦＯＯ２） （ＦＯＯ４） 論理アドレス ０α０２ Ｅ Ｘ Ｐ Ｃ：Ｔｒａｐ発生の要因となった分岐命令
のあるアドレス（分岐命令の ある番地） ＰＣ：リターン後の実行アドレス（分岐先の番地） 別表２ サンプルデータ 表示 ＯＧＰ ２０００〜２０００ 署険司 膿、す 、ニー 有＠← 二ｊ礒 譬しト ニ−３；１１ ）Ｊ も か −） ｈｐ 口鴫剥 緘トペ υｆｌ １ 。 Ｉｊ ｐ転峙 ｌＩ＆ べ脣譬 緘Ｘ１ｌｌｖ 廠 口へＷ ｔｏ ｔｏ口 第２実施例の全体構成図 第２図 第 図 従来のＭＭＵ内蔵のＭＰＵを示すブロック図１１４図
程のサンプル方法の第１実施例を示す全体構成図、 第２図は本発明に係るマイクロプロセッサの命令実行過
程のサンプル方法の第２実施例を示す全体構成図、 第３図は本発明に係るマイクロプロセッサの命令実行過
程のサンプル方法の第３実施例を示す全体構成図、 第４．５図は高集積化されたマイクロプロセッサの内部
構成を示す図であり、 第４図はＭＭＵ内蔵のＭＰＵを示すブロック図、第５図
はキャッシュメモリ内蔵のＭＰＵを示す図である。 １１．２０・・・・・・ＭＰＵ （マイクロプロセッサ
）、１２・・・・・・トレース用メモリ （トレースメ
モリ）、１３・・・・・・トレースアドレスカウンタ（
カウンタ）、１４・・・・・・データバス、 １５・・・・・・トレースメモリ用アドレスバス、１７
・・・・・・アドレスバス、 １６．１９・・・・・・線、 １８・・・・・・ステータス線、 ＥＸＰＣ・・・・・・Ｔｒａｐ発生の要因となった分岐
命令のあるアドレス（分岐命令の ある番地）、 ＰＣ・・・・・・リターン後の実行アドレス（分岐先の
番地）。 代 理 人 弁理士 井 桁 貞 −別表１ 物理アドレス （ＦＯＯＯ） （ＦＯＯ２） （ＦＯＯ４） 論理アドレス ０α０２ Ｅ Ｘ Ｐ Ｃ：Ｔｒａｐ発生の要因となった分岐命令
のあるアドレス（分岐命令の ある番地） ＰＣ：リターン後の実行アドレス（分岐先の番地） 別表２ サンプルデータ 表示 ＯＧＰ ２０００〜２０００ 署険司 膿、す 、ニー 有＠← 二ｊ礒 譬しト ニ−３；１１ ）Ｊ も か −） ｈｐ 口鴫剥 緘トペ υｆｌ １ 。 Ｉｊ ｐ転峙 ｌＩ＆ べ脣譬 緘Ｘ１ｌｌｖ 廠 口へＷ ｔｏ ｔｏ口 第２実施例の全体構成図 第２図 第 図 従来のＭＭＵ内蔵のＭＰＵを示すブロック図１１４図
Claims (2)
- （１）分岐命令実行時に発生するトラップを使用してマ
イクロプロセッサ命令実行過程のサンプルを行うことを
特徴とするマイクロプロセッサの命令実行過程のサンプ
ル方法。 - （２）分岐命令を含む複数の命令を格納し、該命令を実
行することによりトラップを発生し、その時のスタック
退避情報としてトラップの発生番地を有するマイクロプ
ロセッサと、 分岐命令実行によるスタック退避のサイクルを示す信号
によりイネーブル状態となり、トレースメモリのアドレ
スを作成するカウンタと、アドレスとして該カウンタの
出力が入力されるとともに、データとして該マイクロプ
ロセッサ出力のデータが入力され、スタック退避の状態
を格納する前記トレースメモリと、を具備し、分岐命令
実行時にトラップが発生すると、該マイクロプロセッサ
から該カウンタにスタック退避のサイクルを示す信号が
出力され、その分岐命令のある番地と分岐先の番地とを
トレースメモリへ格納し、マイクロプロセッサの命令実
行中断後に分岐先の番地および分岐命令のある番地のア
ドレスを該トレースメモリから読み出し、その間の命令
データを実メモリより読み出すことによりマイクロプロ
セッサ命令実行過程のサンプルを行うようにしたことを
特徴とするマイクロプロセッサ命令実行過程のサンプル
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028364A JPH02207345A (ja) | 1989-02-07 | 1989-02-07 | マイクロプロセッサの命令実行過程のサンプル方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028364A JPH02207345A (ja) | 1989-02-07 | 1989-02-07 | マイクロプロセッサの命令実行過程のサンプル方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02207345A true JPH02207345A (ja) | 1990-08-17 |
Family
ID=12246570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1028364A Pending JPH02207345A (ja) | 1989-02-07 | 1989-02-07 | マイクロプロセッサの命令実行過程のサンプル方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02207345A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528002A (ja) * | 1991-07-24 | 1993-02-05 | Nec Corp | マイクロプロセツサ |
-
1989
- 1989-02-07 JP JP1028364A patent/JPH02207345A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528002A (ja) * | 1991-07-24 | 1993-02-05 | Nec Corp | マイクロプロセツサ |
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