JPH08335177A

JPH08335177A - プロセッサ動作観察方法及び装置

Info

Publication number: JPH08335177A
Application number: JP7164683A
Authority: JP
Inventors: Masami Mori; 正実森
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1995-06-07
Filing date: 1995-06-07
Publication date: 1996-12-17

Abstract

(57)【要約】【目的】命令キャッシュを動作させたままプログラム
トレースを行う。【構成】ＣＰＵ２は命令キャッシュ３に命令アドレス
ＩＡで指定した命令が存在するか否かにかかわらず、そ
の命令アドレスＩＡをメモリアドレスレジスタ１０を介
して外部バス５に出力する。この外部バス５は、アドレ
スバスＡＢ、データバスＤＢ、制御バスＣＢから成る。
プログラムのデバッグ時は、この外部バス５に開発シス
テム７を接続する。この結果、命令キャッシュ３がヒッ
トする場合もＣＰＵ２がアクセスした命令を格納した外
部のメモリ６のアドレスやバスステータスがトレースメ
モリ８に格納される。そして、アドレスとバスステータ
スの内容を解析することにより、ＣＰＵ２における命令
の実行過程を追跡することができる。この場合、メモリ
６から命令キャッシュ３へのキャッシュロード、命令キ
ャッシュ３からＣＰＵ２へのフェッチをも含めて実行過
程を追跡できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、命令キャッシュを持つ
プロセッサにおけるプログラムの実行過程を観察するた
めのプロセッサ動作観察方法、及び命令キャッシュを内
蔵したプロセッサ装置に関するものである。

【０００２】

【従来の技術】一般に、プログラマが計算機のプロセッ
サで実行されるプログラムを作成するためには、デバッ
グという作業が必要である。このようなデバッグでは、
プログラマにより一応作成されたプログラムを実際にプ
ロセッサで実行しながら、いわゆるバグをつぶしてい
く。

【０００３】従来、プログラムのデバッグの際は、プロ
セッサの動作の間にプログラムの実行の流れを観察する
方法を利用していた。この種の方法においては、計算機
のハードウェアの構成上、プロセッサと同一の半導体チ
ップ（ＬＳＩ）上に命令キャッシュが内蔵されている場
合と、プロセッサの搭載されたチップの外部のみに命令
キャッシュが備えられている場合とでは、観察の方法が
異なる。即ち、プロセッサＬＳＩの外部のみに命令キャ
ッシュを持つプロセッサ装置においては、プログラムの
実行過程の観察は、プロセッサの各信号をプローブして
行うことができる。そして、そのプローブ結果により、
比較的容易にデバッグを行うことができる。なぜなら、
この種のプロセッサ装置では、命令フェッチやデータア
クセスが命令キャッシュにヒットするかヒットしないか
にかかわらず、ＬＳＩ外部と、アドレスやデータを含
む、観察に必要なすべての信号がプロセッサＬＳＩから
入出力されるからである。

【０００４】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような課題があった。即ち、現
在、命令キャッシュをプロセッサと同一の半導体チップ
に内蔵することが一般的となっており、このようなチッ
プに内蔵される命令キャッシュを持つプロセッサ装置に
おいては、上述した方法で、プログラムの実行過程の観
察をすることは困難である。この原因は、命令キャッシ
ュにヒットする場合は、大部分のプロセッサの動作がチ
ップ内部のみで行なわれ、チップ外部から観察できない
ことにある。この点について、以下に詳述する。

【０００５】まず、このようなプロセッサ装置におい
て、命令キャッシュの動作を禁止せずにデバッグを行う
場合、外部バスをプローブすると、命令フェッチやデー
タアクセスにおいてメモリアクセスが伴う場合に限れ
ば、そのアクセス過程を外部から観察できる。従って、
プロセッサ動作の解析・表示を行うことができ、プログ
ラムをデバッグする時の情報を得ることができる。とこ
ろが、命令キャッシュにヒットした場合は、このような
メモリアクセスが伴わないので、アクセス過程を外部か
ら観察できなくなる。従って、その部分のプロセッサ動
作の解析・表示が行えず、プログラムをデバッグできな
くなってしまった。

【０００６】また、上述したプロセッサ装置において、
プログラムの実行過程の観察を行なう方法の一つとし
て、命令キャッシュとのインタフェースを信号ピンとし
て外部に出力する方法がある。ところが、この信号ピン
は電気的な負荷となり、ＣＰＵがアクセスする場合に重
大な経路遅延を引き起こすばかりではなく、ＬＳＩのピ
ン数が増加し、コストの増大を引き起こしていた。一
方、他の方法としては、デバッグ動作中のプログラム実
行の流れをチップの信号ピンに反映させるため、命令キ
ャッシュ動作を禁止させる方法がある。ところが、命令
キャッシュ動作を禁止させることにより、プロセッサ
は、命令キャッシュが有効である時に比べ、非常に遅く
動作することになるという問題があった。他方、命令
キャッシュが有効か否かを調べるには命令キャッシュ動
作を観察する側で、ヒットしたかヒットしなかったかの
情報を含めて、完全にエミュレートする必要があり、情
報の収集がめんどうになるという問題もあった。

【０００７】

【課題を解決するための手段】

（１）本発明のプロセッサ動作観察方法は、上述した課
題を解決するため、命令キャッシュを内蔵するプロセッ
サの外部と接続するバスに結合された開発システムを使
用して当該プロセッサの実行の過程を観察する場合にお
いて、以下の点を特徴とするものである。 1.外部にアクセスするアドレスとともに、命令キャッシ
ュのアクセスに用いたアドレスを常にバスに出力する。

【０００８】2.バスの動作が、命令の命令キャッシュへ
の読み込みか、データ書き込みか、データ読み込みか、
命令キャッシュへのアクセスに用いたアドレスかを区別
するバスステータス信号を、アドレスなどのバス信号と
共に出力する。 3.バスステータス信号と共にアドレスバス及びデータバ
ス、バスアクセスの制御信号のそれぞれの状態を開発シ
ステム内のトレースメモリに格納する。 4.当該開発システム内のトレースメモリに格納されたバ
スの状態情報からプロセッサ内のプログラムの実行過程
を検出する。

【０００９】（２）本発明のプロセッサ装置は、上述し
た課題を解決するため、以下の点を特徴とするものであ
る。 1.外部のメモリに格納されている一部の命令及びデータ
のいずれか一方又は双方を転記するキャッシュメモリを
備える。 2.当該キャッシュメモリを同一の半導体チップに搭載
し、当該キャッシュメモリに該当する命令及びデータが
存在するか否かにかかわらず、外部のメモリに対するア
ドレスを外部バスに出力するプロセッサを備える。

【００１０】

【作用】

（１）ＣＰＵ（プロセッサ）は命令キャッシュに命令が
存在するか否かにかかわらず、命令アドレスをメモリア
ドレスレジスタを介して外部バスに出力する。この外部
バスは、アドレスバス、データバス、制御バスから成
る。プログラムのデバッグ時は、この外部バスに開発シ
ステムを接続する。この結果、命令キャッシュがヒット
する場合もＣＰＵがアクセスした命令を格納した外部の
メモリのアドレスがトレースメモリに格納される。そし
て、アドレスバスの内容とバスステータスの内容を解析
することにより、キャッシュロードを含めた命令の実行
過程を追跡することができる。

【００１１】（２）プロセッサが搭載される半導体チッ
プ上にキャッシュメモリも内蔵される場合において、プ
ロセッサがキャッシュメモリをアクセスする際、外部バ
スにもアドレスを出力する。この場合、キャッシュメモ
リは、命令キャッシュだけでなく、データキャッシュで
もよい。データキャッシュへのアクセス過程も命令キャ
ッシュへのアクセス過程と同様にトレースメモリに格納
する結果、命令の実行過程の解析とともにデータキャッ
シュの動作も解析することができる。

【００１２】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。（第一の実施例）図１は、本発明のプロセッサ動作観察
方法を適用したプロセッサ装置の第一の実施例のブロッ
ク図である。図示のプロセッサ装置１は、ＣＰＵ２と同
一の半導体チップ上に命令キャッシュ３を内蔵してい
る。また、その半導体チップ上には、バス制御のための
制御回路４も内蔵されている。このプロセッサ装置１
は、外部バス５を介してメモリ６に接続される。デバッ
グの際は、外部バス５に開発システム７が接続される。
開発システム７は、トレースメモリ８及び表示装置９等
を備えており、外部バス５上に出力された情報を１クロ
ックずつトレースメモリ８に格納し、その格納内容を表
示装置９に表示する。

【００１３】外部バス５は、命令フェッチのための命令
バスとデータアクセスのためのデータバスが分離してお
らず、一つのバスとしてまとめられている。これによ
り、開発システム７では、トレースメモリ８に外部バス
５上のアドレスやデータ及びコマンドやストローブなど
が１組として格納される。従って、それらの情報が表示
装置９に表示され、それらの表示情報からどのようなプ
ロセッサの動作が行われたかを解析することが容易とな
る。また、プロセッサ装置１の内部には、ＣＰＵ２が命
令キャッシュ３又はメモリ６にアクセスするアドレスを
保持するメモリアドレスレジスタ（ＭＡ）１０が設けら
れている。このメモリアドレスレジスタ１０には、命令
キャッシュ３がヒットした時もＣＰＵ２からのアドレス
ＩＡが出力される。

【００１４】ＣＰＵ２の内部には、フェッチする命令の
アドレスを保持する命令アドレスレジスタ（ＩＡ）、フ
ェッチした命令を保持する命令データレジスタ（Ｉ
Ｄ）、データをアクセスするアドレスを保持するデータ
アドレスレジスタ（ＤＡ）、その書き込みデータあるい
は読み出しデータを保持するデータレジスタ（ＤＤ）が
ある。そして、ＩＡとＩＤは命令キャッシュ３をアクセ
スするように接続されている。命令キャッシュ３への読
み込みを行うため、及びデータアクセスを行うため、Ｉ
ＡとＤＡはＭＡに接続されており、命令キャッシュ３と
ＤＤは外部バス５のデータバス（以後、単にデータバス
と記述する）と接続されている。また、ＭＡは、外部バ
ス５のアドレスバスと接続されているだけでなく、読み
込んだ命令を命令キャッシュ３に書き込むため、命令キ
ャッシュ３へも供給されている。

【００１５】外部バス５は、メモリ６へのアドレスを供
給するバス（ＡＢ）と、メモリ６とデータを転送するデ
ータバス（ＤＢ）と、メモリ６へのアクセスを行うため
の読み書き信号とバス状態を示すバスステータス信号の
制御バス（ＣＢ）から成る。このうち、制御バスは、制
御回路４やメモリ６と接続されている。プロセッサ装置
１の外部には、前述したように、命令やデータを保持す
るメモリ６が接続されている。外部バス５の各バスＡ
Ｂ、ＤＢ、ＣＢは、開発システム７のトレースメモリ８
と接続されている。

【００１６】次に、上述したシステムの動作を説明す
る。プロセッサ装置１は、命令キャッシュ３の動作を禁
止せずに動作を行う。即ち、ＣＰＵ２が命令をフェッチ
する場合、ＩＡに保持されたアドレスで命令キャッシュ
３をアクセスする。一方、プロセッサ装置１のリセット
後は、命令キャッシュ３には何ら命令が保持されていな
い状態となるので、命令キャッシュ３はミスヒットす
る。

【００１７】通常のプロセッサ装置では、この場合、ミ
スヒットしたアドレスは、ＭＡに転送され、メモリから
命令キャッシュへの読み込みを開始する。一方、命令キ
ャッシュ３に、ＩＡに該当する命令が保持されている
と、ＣＰＵ２からのアクセスが命令キャッシュ３にヒッ
トするので、命令キャッシュ３からそのヒットした命令
を読み出し、ＩＤに取り込む。そして、次のクロックの
入力により、ＩＡは次にフェッチするアドレスに変わ
り、同様の動作を行う。これらを操り返すと、ループな
どですでに命令キャッシュ３に読み込んだ命令を再びフ
ェッチする時は、ＩＡが命令キャッシュ３にヒットする
ようになる。

【００１８】一方、データをアクセスする場合、ＤＡに
保持されたアドレスをＭＡに転送し、外部バス５を使っ
て、メモリ６からのデータを転送する。以上は、一般の
プロセッサの動作と同じである。本発明では、命令アド
レスが命令キャッシュ３にヒットし、メモリ６へのアク
セスを必要としない場合でも、図示のように、その時の
アドレスをＭＡを介して外部バス５に出力する。そし
て、メモリアクセスが伴う命令フェッチやデータアクセ
ス及び命令キャッシュアクセス時の、アドレス（ＡＢ）
やデータ（ＤＢ）や制御バス（ＣＢ）の状態のすべて
を、開発システム７内のトレースメモリ８に記録する。
これにより、そのトレース情報を解析し、プロセッサ動
作の表示を行い、プログラムをデバッグする時の情報と
することができる。

【００１９】以後の説明では、プロセッサ装置１が次の
ような動作を行うものである場合に限定して説明を進め
る。即ち、プロセッサ装置１は、命令フェッチ、デコー
ド、実行、メモリアクセス、レジスタ書き込みの５段パ
イプラインから成っているものとする。そして、各ステ
ージは１クロックで動作できるものとする。説明を簡単
にするため、命令フェッチと、データ読み出しのアクセ
スのみでウエイトし、レジスタ競合などではウエイトし
ないものとする。また、命令はすべて１ワード（３２ビ
ット）長から成るものとする。更に、命令キャッシュ３
は、１ライン４ワードであり、命令キャッシュ３への読
み込み中は、ＣＰＵ側からアクセスできないものとす
る。

【００２０】トレースを行う場合、命令フェッチでは、
ＩＡが変わるたびに、必ず、ＭＡを経由して、外部バス
５のアドレスバス（ＡＢ）を駆動する。１クロックで命
令キャッシュ３のアクセスができるならば、命令キャッ
シュ３にヒットし続ける限り、外部バス５のアドレスバ
スＡＢは１クロックごとに切り替わる。この場合、メモ
リ６のアクセスに必要な制御バスの信号は出力されるこ
とはない。但し、バスステータス信号は、命令フェッチ
を示す。また、データアクセスが行われるなど、命令キ
ャッシュをアクセスするアドレスを外部に供給できない
場合は、命令キャッシュ３のアクセスを待たせる。そし
て、命令キャッシュ３がミスヒットした場合は通常のメ
モリアクセスを行う。また、命令キャッシュ３がヒット
したが、レジスタの競合などの理由で、フェッチが待た
される場合は、その状態を直前のクロックとの間でアド
レスが変化していないことで知ることができる。

【００２１】図２に、上述した第一の実施例での外部バ
スに関するタイミング例を示す。図２において、最上部
の縦棒の一つの間隔が１クロック分である。ＩＡ、ＩＣ
Ｄ（ＩＤの入力）、ＤＡ、ＤＤｉ（ＤＤの入出力）、Ａ
Ｂ、ＤＢ、ＢＳ（バスステータス信号）では、斜線で示
した部分は値が不定であることを示す。また、上下の線
がクロスしている部分（例えば、ＩＡの時点ｔ５，ｔ
６，ｔ１０，ｔ１１）では、そのクロス部分の前後で値
が変化していることを示す。それ以外の白い部分は、あ
る値が確定していることを示す。図示の例では、まだ命
令キャッシュに読み込んでいない命令を分岐すること無
しに実行していて、途中に１度データの読み込みが行わ
れている。

【００２２】時点ｔ１からｔ４で命令キャッシュへの読
み込み中（図中左下の「ＣＡＣＨＥＬＯＡＤ」）では、
ＢＳは「ＩＲ」つまり命令読み込みを示すので、命令キ
ャッシュへの読み込み中であることが分かる。この場
合、１ライン分読み込みが完了するまで、ＣＰＵが命令
キャッシュへのアクセスができないので、ＩＡは変わら
ない。命令キャッシュへの読み込みが完了すると、ま
ず、ミスヒットしたＩＡで命令キャッシュをアクセスす
る。この場合、順々に４命令分、命令キャッシュから読
み込む。これら４命令は、時点ｔ４からｔ６とｔ９から
ｔ１１で命令キャッシュにヒットし、そのままバスに、
それらのアドレスを出力する（図中下の「ＨＩＴ」４
回）。この時、バスは誰も利用しておらず、ＢＳは「Ｉ
ｄｌｅ」つまり利用していないことを示すので、命令キ
ャッシュに対し、ＡＢに現れたアドレスでアクセスして
いることが分かる。

【００２３】引続き、命令読み込みが行われないので、
命令キャッシュにヒットしていることが分かる。但し、
途中で、データアクセス要求があるので、外部バスをデ
ータアクセスのために利用する。この場合、命令キャッ
シュアクセスのアドレスをアドレスバスに出力できない
ので、命令フェッチを待たせる。データ読み出しアクセ
ス中は「ＤＲ」つまりデータ読み込みを示すので、その
時のアドレスとデータが読み出しをしているデータに関
するものである。書き込みについては、図２には示して
いないが、上述と同様である。また、時点ｔ１１からｔ
１２で命令キャッシュがミスヒットすると（図中下の
「ＭＩＳＳＨＩＴ」）、その次のクロックから命令キャ
ッシュへの読み込みが開始する。ミスヒットした時点の
アドレスは、そのまま、ＡＢに出力されるので、どのア
ドレスでミスヒットしたかが分かる。

【００２４】図３及び図４は、上述した第一の実施例で
のプログラムトレース例を示す。図において、左から順
に、外部バスのアドレスバス値（ＡＢ）、同バスステー
タス値（ＢＳ）、同データバス値（ＤＢ）、命令アクセ
ス状態（ＩＮＳＴ）、データアクセス状態（ＤＡＴ
Ａ）、実行する命令のニーモニック（ＭＮＥＭＯＮＩ
Ｃ）である。外部バスのアドレスバス値、同バスステー
タス値、同データバス値は、ＬＳＩから外部に出力され
る信号を観測して得られる値である。このトレース例で
は、１クロック毎にサンプルしている。図では、時間
は、上から下へ流れる。

【００２５】アドレス及びデータはすべて３２ビット
（ワード）長で、アドレス及びデータの値において、分
かりやすいように、有効である部分はその１６進数で表
し、有効でない所はＸＸＸＸＸＸＸＸで示している。こ
れが実際に有効か否かは開発システム内の解折結果によ
り判明する。バスステータス値は、「Ｉｄｌｅ」では
“−−”で、「命令読み込みアクセス」は“ＩＲ”で、
「データ書き込みアクセス」は“ＤＷ”で、「データ読
み込みアクセス」は“ＤＲ”で示している。命令アクセ
ス状態、データアクセス状態、実行する命令のニーモニ
ックは、トレースメモリに格納された値から、プロセッ
サの動作を解析し、分かりやすく示したものである。

【００２６】命令アクセス状態において、「（ＭＩＳＳ
ＨＩＴ）」は命令キャッシュにミスヒットしたことを、
「ＣＡＣＨＥＬＯＡＤ」は命令キャッシュに読み込んだ
ことを、「ＦＥＴＣＨ」は命令キャッシュから命令をフ
ェッチしたことを示す。データアクセス状態において、
「ＷＲＩＴＥ」はデータ書き込みを、「ＲＥＡＤ」はデ
ータ読み出しを示す。“（）”が付いているところは、
直前のデータアクセスが続いていることを示す。以下、
図の番号に対応して説明する。

【００２７】(1) まず、バスステータスが「Ｉｄｌｅ」
状態なので、その時のアドレスは、命令キャッシュへの
アクセスアドレス（図ではＡＢが０ｘ１２６０）であ
る。その後、そのアドレスを含むラインが命令キャッシ
ュに読み込まれている。これは、バスステータスが「Ｉ
Ｒ」であり、アドレスが０ｘ１２６０を含む４ワードを
読み込んでいることから、先程命令キャッシュにアクセ
スしたアドレス０ｘ１２６０は、命令キャッシュにミス
ヒットしたことが分かる。この場合、１ワードの読み込
みに３クロック費している。これは、アドレスが変化し
ないこと、あるいは、（図には明示していないが）バス
信号情報から分かる。

【００２８】(2) バスステータスが「Ｉｄｌｅ」状態な
ので、その時のアドレスは、命令キャッシュへのアクセ
スアドレス（図ではＡＢが０ｘ１２６０）である。その
後、命令キャッシュへの読み込みアクセスが発生しない
ので、命令キャッシュにヒットしたことが分かる。つま
り、アドレス０ｘ１２６０にある命令がフェッチされた
ことが分かる。そして、パイプライン動作から、その命
令はフェッチ後、２クロック後に実行されることが分か
る。

【００２９】どのような命令かは、フェッチアドレスか
ら自明である。そして、これは、ストア命令なので、実
行の次からデータ書き込みアクセスが行われる。このと
き、バスステータスが「ＤＷ」を示しているので、この
時のアドレスバス値（図では０ｘ２０００）とデータバ
ス値（図では０ｘ０１２３４５６７）によりデータ書き
込みアクセスが行われていることが分かる。この場合、
１ワードの書き込みに３クロック費している。これは、
アドレス０ｘ２０００が変化しないこと、あるいは、
（図には明示していないが）バス信号情報から分かる。

【００３０】(3) 同様に、外部バスの情報から０ｘ１２
６４からの命令をフェッチし、パイプライン動作から、
その２クロック後に実行する。どのような命令かは、フ
ェッチアドレスから自明である。

【００３１】(4) 同様に、外部バスの情報から０ｘ１２
６８からの命令をフェッチし、パイプライン動作から、
その２クロック後に実行する。ところが、この命令はロ
ード命令であり、次のメモリアクセスを行うためにバス
が空いていないので、ストア動作が完了するまで、１ク
ロック待つ。バスが空くと、データ読み込みアクセスが
行われる。即ち、バスステータスが「ＤＲ」を示してい
るので、この時のアドレスバス値（図では０ｘ３００
０）とデータバス値（図では０ｘ８９ａｂｃｄｅｆ）に
よりデータ読み出しアクセスが行われていることが分か
る。この場合、１ワードの読み出しに３クロック費して
いる。これは、アドレス０ｘ３０００が変化しないこ
と、あるいは、（図には明示していないが）バス信号情
報から分かる。

【００３２】(5) 同様に、外部バスの情報から０ｘ１２
６ｃからの命令をフェッチし、パイプライン動作から、
その２クロック後に実行する。どのような命令かは、フ
ェッチアドレスから自明である。この命令は命令キャッ
シュにヒットしていたが、フェッチが遅らされたのは、
外部バスがデータアクセスに利用されていて、命令キャ
ッシュアクセスのアドレスを外部バスに出力できなかっ
たからである。

【００３３】(6) バスステータスが「Ｉｄｌｅ」状態な
ので、その時のアドレスは、命令キャッシュへのアクセ
スアドレス（図ではＡＢが０ｘ１２７０）である。その
後、そのアドレスを含むラインが命令キャッシュに読み
込まれている。これは、バスステータスが「ＩＲ」であ
り、アドレスが０ｘ１２７０を含む４ワードを読み込ん
でいることから分かる。これにより、先程命令キャッシ
ュにアクセスしたアドレス０ｘ１２７０は、命令キャッ
シュにミスヒットしたことが分かる。１ワードの読み込
みに３クロック費している。これは、アドレス０ｘ１２
７０が変化しないこと、あるいは、（図には明示してい
ないが）バス信号情報から分かる。

【００３４】(7) バスステータスが「Ｉｄｌｅ」状態な
ので、その時のアドレスは、命令キャッシュへのアクセ
スアドレス（図ではＡＢが０ｘ１２７０）である。その
後、命令キャッシュへの読み込みアクセスが発生しない
ので、命令キャッシュにヒットしたことが分かる。つま
り、アドレス０ｘ１２７０にある命令がフェッチされた
パイプライン動作から、その２クロック後に実行される
ことが分かる。この命令がどのような命令かは、フェッ
チアドレスから自明である。以後、命令の実行が同様に
行われる。

【００３５】(8) そして、同様に、外部バスの情報から
０ｘ１２６８からの命令をフェッチし、パイプライン動
作から、その命令がその２クロック後に実行されること
が分かる。その命令がどのような命令かは、フェッチア
ドレスから自明である。図示の例では、その命令はロー
ド命令なので、実行の次からデータ読み込みアクセスが
行われる。また、バスステータスが「ＤＲ」を示してい
るので、この時のアドレスバス値（図では０ｘ３００
４）とデータバス値（図では０ｘ８９ａｂｃｄｅｆ）に
よりデータ読み出しアクセスが行われていることが分か
る。この場合、ｌワードの読み出しに３クロック費して
いる。これは、アドレス０ｘ３００４が変化しないこ
と、あるいは、（図には明示していないが）バス信号惰
報から分かる。

【００３６】上述した第一の実施例によれば、以下のよ
うな効果がある。即ち、命令キャッシュを内蔵するプロ
セッサにおいて、命令をフェッチする時の命令キャッシ
ュをアクセスするアドレスを、命令キャッシュにヒット
してもミスヒットした時と同じようにバスが空いている
時間にバスに出力する。そして、命令読み込み、データ
書き込み、データ読み込みの各バス動作状態、及び命令
キャッシュアドレスを送出する際のバスが空いている状
態をも制御バスに出力する。これにより、それらのバス
を外部から観測し、パイプライン動作や命令キャッシュ
動作を解析することにより、命令キャッシュを禁止した
時よりも実際の動作に近いプロセッサの実行動作を、把
握することができる。また、命令キャッシュにヒットし
たか否かも容易に把握できる。

【００３７】尚、命令フェッチか、データアクセスかな
どを区別するバスステータス信号線は、命令キャッシュ
を無効にしても、開発システムがプロセッサ動作を解析
するため、同種の信号線が必要である。従って、ＬＳＩ
の信号ピンの増加とはならない。

【００３８】（第二の実施例）図５は、本発明の第二の
実施例のブロック図である。図示の装置は、第一の実施
例とほぼ同じであり、同一の部分については同一の符号
を付し、重複する説明を省略する。異なる所は、外部バ
ス５のデータバスＤＢを命令キャッシュ３とともに、Ｃ
ＰＵ２のＩＤにも接続している点である。

【００３９】次に、上述した装置の動作を説明する。前
述した第一の実施例では、命令キャッシュへの読み込み
中は、ＣＰＵ側からアクセスできないものとしたが、第
二の実施例では、命令フェッチするアドレスと同じアド
レスの命令が命令キャッシュに読み込まれる場合、同時
にフェッチできるものとする。

【００４０】図６に、上述した第二の実施例での外部バ
スに関するタイミング例を示す。図６の見方は、図２と
同様である。尚、図６において、ＩＤｉｎはＩＤの入力
を意味し、ＤＤｉｏはＤＤの入出力を意味する。図６の
例は、後述する図７の(12)のデータ書き込みから図８の
(16)のミスヒットまでに相当する。時点ｔ１からｔ２で
命令キャッシュからメモリへの書き込み中（図中左下の
「ＤＡＴＡＷＲＩＴＥ」）では、ＢＳは「ＤＷ」つまり
データ書き込みを示すので、メモリへの書き込み中であ
ることが分かる。

【００４１】時点ｔ２からｔ８で命令キャッシュへの読
み込み中（図中左下の「ＣＡＣＨＥＬＯＡＤＦＥＴＣ
Ｈ」）では、ＢＳは「ＩＲ」つまり命令読み込みを示す
ので、命令キャッシュへの読み込み中であることが分か
る。この場合、１命令分読み込みが完了するまで、ＩＡ
は変わらない。この場合、図中の矢印Sameで示すよう
に、ＩＡとＡＢが一致しているので、ＤＢからＩＤｉｎ
への命令フェッチが同時に行われる。命令フェッチが行
われるとＩＡは次のアドレスに変わる。

【００４２】時点ｔ８からｔ１１でデータ読み出しアク
セス中は「ＤＲ」つまりデータ読み込みを示すので、そ
の時のアドレスとデータが読み出しをしているデータに
関するものである。また、時点ｔ１１からｔ１２で命令
キャッシュがミスヒットすると（図中下の「ＭＩＳＳＨ
ＩＴ」）、その次のクロックから命令キャッシュへの読
み込みが開始する。ミスヒットした時点のアドレスは、
そのまま、ＡＢに出力されるので、どのアドレスでミス
ヒットしたかが分かる。

【００４３】図７及び図８は、上述した第二の実施例で
のプログラムトレース例を示す。図の見方は、図３及び
図４と同じであるが、命令アクセス状態において、命令
キャッシュへの読み込みを「ＣＬ」と示し、命令キャッ
シュへの読み込みと同時に命令フェッチが行われる場合
は「ＦＥＴＣＨ＋ＣＬ」と示す。

【００４４】(11) まず、バスステータスが「Ｉｄｌ
ｅ」状態なので、その時のアドレスは、命令キャッシュ
へのアクセスアドレス（図ではＡＢが０ｘ１２６０）で
ある。その後、そのアドレスを含むラインが命令キャッ
シュに読み込まれている。これは、バスステータスが
「ＩＲ」であり、アドレスが０ｘ１２６０を含む４ワー
ドを読み込んでいることから、先程命令キャッシュにア
クセスしたアドレス０ｘ１２６０は、命令キャッシュに
ミスヒットしたことが分かる。この場合、ｌワードの読
み込みに３クロック費している。これは、アドレス０ｘ
１２６０が変化しないこと、あるいは、（図には明示し
ていないが）バス信号情報から分かる。また、(12)で説
明するが、途中にデータアクセスがはさまれている。

【００４５】(12) (11)において、命令キャッシュがミ
スヒットしたアドレスが０ｘ１２６０と判明しているの
で、そのアドレスの命令が命令キャッシュに読み込まれ
ると同時にフェッチされる。パイプライン動作から、そ
の２クロック後に実行することが分かる。どのような命
令かは、フェッチアドレスから自明である。そして、こ
れは、ストア命令なので、実行の次からデータ書き込み
アクセスが行われるはずである。しかし、バスは、命令
の読み込みに利用されているので、アクセス中のバスア
クセスが終了した時点でデータ書き込みが行われる。バ
スステータスが「ＤＷ」を示しているので、この時のア
ドレスバス値（図では０ｘ２０００）とデータバス値
（図では０ｘ０１２３４５６７）によりデータ書き込み
アクセスが行われていることが分かる。この場合、１ワ
ードの書き込みに３クロック費している。これは、アド
レス０ｘ２０００が変化しないこと、あるいは、（図に
は明示していないが）バス信号情報から分かる。

【００４６】(13) 分岐命令がなければ、(12)でのフェ
ッチアドレス０ｘ１２６０の次のアドレス０ｘ１２６４
の命令がフェッチされる。この例では、分岐命令がなか
った。分岐命令の場合は、(18)で説明する。そのアドレ
ス０ｘ１２６４の命令が命令キャッシュに読み込まれる
と同時にフェッチされる。パイプライン動作から、その
２クロック後に実行することが分かる。どのような命令
かは、フェッチアドレスから自明である。

【００４７】(14) 同様に、次のアドレス０ｘ１２６８
の命令を、命令キャッシュに読み込むと同時にフェッチ
する。パイプライン動作から、その２クロック後に実行
することが分かる。そして、これは、ロード命令なの
で、実行の次からデータ読み出しアクセスが行われるは
ずである。しかし、バスは、命令の読み込みに利用され
ているので、アクセス中のバスアクセスが終了した時点
でデータ読み込みが行われる。バスステータスが「Ｄ
Ｒ」を示しているので、この時のアドレスバス値（図で
は０ｘ３０００）とデータバス値（図では０ｘ８９ａｂ
ｃｄｅｆ）によりデータ読み出しアクセスが行われてい
ることが分かる。この場合、１ワードの書き込みに３ク
ロック費している。これは、アドレス０ｘ３０００が変
化しないこと、あるいは（図には明示していないが）バ
ス信号情報から分かる。

【００４８】(15) 同様に、次のアドレス０ｘ１２６Ｃ
の命令が、命令キャッシュに読み込まれると同時にフェ
ッチされる。パイプライン動作から、その命令はその２
クロック後に実行されることがわかる。

【００４９】(16) 命令キャッシュヘのアクセスなの
で、バスが空くまでフェッチを待つ。バスが空くと、命
令キャッシュへのアクセスを行なう。外部バスから見る
と、バスステータスが「Ｉｄｌｅ」状態なので、その時
のアドレスは、命令キャッシュへのアクセスアドレス
（図ではＡＢが０ｘ１２７０）である。その後、そのア
ドレスを含むラインが命令キャッシュに読み込まれてい
る。これは、バスステータスが「ＩＲ」であり、アドレ
スが０ｘ１２７０を含む４ワードを読み込んでいること
から、先程命令キャッシュにアクセスしたアドレス０ｘ
１２７０は、命令キャッシュにミスヒットしたことが分
かる。この場合、１ワードの読み込みに３クロック費し
ている。これは、アドレス０ｘ１２７０が変化しないこ
と、あるいは（図には明示していないが）バス信号情報
から分かる。

【００５０】(17) (12)と同様に、命令キャッシュにミ
スヒットしたアドレス０ｘ１２７０の命令が命令キャッ
シュに読み込まれるのと同時に、フェッチされる。パイ
プライン動作から、この命令は、その２クロック後に実
行されることが分かる。どのような命令かは、フェッチ
アドレスから自明である。

【００５１】(18) 同様に、次のアドレス０ｘ１２７４
の命令が命令キャッシュに読み込まれるのと同時に、フ
ェッチされる。この命令は、パイプライン動作から、そ
の２クロック後に実行されることが分かる。どのような
命令かは、フェッチアドレスから自明である。図示の例
では、この命令は、条件分岐命令であるので、分岐する
可能性がある。(19)ではっきりするが、この例では分岐
する。

【００５２】(19) 分岐先の命令をフェッチするが、バ
スが空くまで、フェッチを待つ。バスが空くと、命令キ
ャッシュをアクセスする。この時のアドレスを外部バス
に出力する。外部バスから見ると、バスステータスが
「Ｉｄｌｅ」状態なので、その時のアドレスは、命令キ
ャッシュへのアクセスアドレス（図ではＡＢが０ｘ１２
６８）である。その後、このアドレスを含む命令の読み
込みアクセスが行われないので、命令キャッシュにヒッ
トしたことが分かる。

【００５３】また、(18)において、分岐するか否かは、
その分岐先であるアドレス０ｘ１２６８の命令がフェッ
チされたことから、分岐したことが分かる。また、それ
により、アドレス０ｘ１２７Ｃはフェッチされなかった
ことが分かる。アドレス０ｘ１２６８の命令は、パイプ
ライン動作から、命令フェッチの２クロック後に実行さ
れることが分かる。どのような命令かは、フェッチアド
レスから自明である。この命令はロード命令なので、実
行の次のクロックからデータ読み込みアクセスが行われ
る。

【００５４】更に、次の情報では、バスステータスが
「ＤＲ」を示しているので、この時のアドレスバス値
（図では０ｘ３００４）とデータバス値（図では０ｘ８
９ａｂｃｄｅｆ）によりデータ読み出しアクセスが行わ
れていることが分かる。この場合、１ワードの読み出し
に３クロック費やている。これは、アドレス０ｘ３００
４が変化しないこと、あるいは、（図には明示していな
いが）バス信号情報から分かる。上述した第二の実施例
によれば、命令フェッチするアドレスと同じアドレスの
命令が命令キャッシュに読み込まれると同時にフェッチ
できる場合でも、第一の実施例と同様の効果を得ること
ができる。

【００５５】尚、本発明は上述した実施例に限定される
ものではなく、種々の変形が可能であることはもちろん
である。例えば、上述した第一及び第二の実施例では、
パイプライン構成を５段パイプラインとしたが、別の構
成であっても、ウエイトする要因を特定できるものであ
ればよい。また、命令キャッシュの構成はセットアソシ
ャティブ、フルアソシャティブ等の別を問わない。図
３、図４、図７、図８において、バスステータス信号
（ＢＳ）という信号を必要としたが、命令キャッシュへ
の読み込み、命令キャッシュからのフェッチ、データの
読み込み、データ書き込みの区別がつけられる信号があ
れば他の信号でもよい。また、命令フェッチするアドレ
スと同じで命令が命令キャッシュに読み込まれる場合以
外にバッファを設け、タイミングをずらして命令フェッ
チする場合でもよい。

【００５６】

【発明の効果】以上説明したように、本発明のプロセッ
サ動作観察方法及び装置によれば、命令キャッシュのヒ
ット時も命令アドレスを外部メモリに出力するようにし
たので、次のような効果がある。即ち、命令キャッシュ
がプロセッサと同一の半導体チップに内蔵されている場
合でも、プログラムの実行過程の観察をすることが容易
となる。つまり、命令キャッシュとのインタフェースを
信号ピンとして外部に出力する必要がないので、余計な
電気的負荷を生ずることがなく、ＣＰＵがアクセスする
場合の経路遅延を引き起こすこと等がない。また、命令
キャッシュ動作を禁止させる必要がなく、プロセッサの
実際の動作速度でデバッグを行うことができる。更に、
命令キャッシュにヒットしたかヒットしなかったかの情
報も容易に収集することができる。

【図面の簡単な説明】

【図１】本発明のプロセッサ動作観察方法及び装置の第
一の実施例のブロック図である。

【図２】本発明の第一の実施例における外部バスタイミ
ング例を示すタイムチャートである。

【図３】本発明の第一の実施例におけるトレース例（そ
の１）の説明図である。

【図４】本発明の第一の実施例におけるトレース例（そ
の２）の説明図である。

【図５】本発明のプロセッサ動作観察方法及び装置の第
二の実施例のブロック図である。

【図６】本発明の第二の実施例における外部バスタイミ
ング例を示すタイムチャートである。

【図７】本発明の第二の実施例におけるトレース例（そ
の１）の説明図である。

【図８】本発明の第二の実施例におけるトレース例（そ
の２）の説明図である。

【符号の説明】

１プロセッサ装置２ＣＰＵ３命令キャッシュ４制御回路５外部バス６メモリ７開発システム８トレースメモリ９表示装置１０メモリアドレスレジスタ

Claims

【特許請求の範囲】

【請求項１】命令キャッシュを内蔵するプロセッサの
外部と接続するバスに結合された開発システムを使用し
て当該プロセッサの実行の過程を観察する場合におい
て、外部にアクセスするアドレスとともに、前記命令キャッ
シュのアクセスに用いたアドレスを常に前記バスに出力
し、前記バスの動作が、命令の前記命令キャッシュへの読み
込みか、データ書き込みか、データ読み込みか、前記命
令キャッシュへのアクセスに用いたアドレスかを区別す
るバスステータス信号を、前記アドレスと共に出力し、前記バスステータス信号と共にアドレスバス及びデータ
バス、バスアクセスの制御信号のそれぞれの状態を開発
システム内のトレースメモリに格納し、当該開発システム内のトレースメモリに格納されたバス
の状態情報から前記プロセッサ内のプログラムの実行過
程を検出することを特徴とするプロセッサ動作観察方
法。
【請求項２】外部のメモリに格納されている一部の命
令及びデータのいずれか一方又は双方を転記するキャッ
シュメモリと、当該キャッシュメモリを同一の半導体チップに搭載し、
当該キャッシュメモリに該当する命令及びデータが存在
するか否かにかかわらず、前記外部のメモリに対するア
ドレスを外部バスに出力するプロセッサとから成ること
を特徴とするプロセッサ装置。