JPH02207631A - クロック再生回路 - Google Patents
クロック再生回路Info
- Publication number
- JPH02207631A JPH02207631A JP1028859A JP2885989A JPH02207631A JP H02207631 A JPH02207631 A JP H02207631A JP 1028859 A JP1028859 A JP 1028859A JP 2885989 A JP2885989 A JP 2885989A JP H02207631 A JPH02207631 A JP H02207631A
- Authority
- JP
- Japan
- Prior art keywords
- output
- controlled oscillator
- voltage controlled
- clock
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要〕
ディジタル変調された信号を復調したアナログの復調出
力を入力信号としレベル識別し符号化して再生データを
得るＡ／Ｄ変換器に識別タイミングを供給するため受信
データの周期のクロックから定るタイミングの位相を所
定周波数の信号を発振する電圧制御発振器の出力の位相
と位相比較し比較誤差をループフィルタを通し制御電圧
とし電圧制御発振器の出力位相を制御し受信データのク
ロツクのタイミングの位相に一致させた時の電圧制御発
振器の出力を再生クロックとして前記Ａ／Ｄ変換器に供
給するクロック再生回路に関し、伝送路の歪により受信
波の復調出力である入力信号の符号変換点と識別器のサ
ンプルタイミングの符号判定点とにズレが生じた場合で
も該ズレを零に調整できるクロック再生回路を目的とし
、電圧制御発振器の出力により所定パルス幅のパルスを
該出力の周期で発生するモノマルチのパルス制御回路の
出力と該電圧制御発振器の出力を該出力の周期の１／４
（＝Ｔ／２）だけ遅延させる遅延線の出力とを排他的論
理和ゲートにより処理し該電圧制御発振器の出力の周波
数を偶数倍し出力する逓倍部を設は該逓倍部の出力パル
スを前記Ａ／Ｄ変換器に供給し入力信号に歪が有る時の
電圧制御発振器の出力を無歪の時の位置に時間調整して
出力するするように構成する。
力を入力信号としレベル識別し符号化して再生データを
得るＡ／Ｄ変換器に識別タイミングを供給するため受信
データの周期のクロックから定るタイミングの位相を所
定周波数の信号を発振する電圧制御発振器の出力の位相
と位相比較し比較誤差をループフィルタを通し制御電圧
とし電圧制御発振器の出力位相を制御し受信データのク
ロツクのタイミングの位相に一致させた時の電圧制御発
振器の出力を再生クロックとして前記Ａ／Ｄ変換器に供
給するクロック再生回路に関し、伝送路の歪により受信
波の復調出力である入力信号の符号変換点と識別器のサ
ンプルタイミングの符号判定点とにズレが生じた場合で
も該ズレを零に調整できるクロック再生回路を目的とし
、電圧制御発振器の出力により所定パルス幅のパルスを
該出力の周期で発生するモノマルチのパルス制御回路の
出力と該電圧制御発振器の出力を該出力の周期の１／４
（＝Ｔ／２）だけ遅延させる遅延線の出力とを排他的論
理和ゲートにより処理し該電圧制御発振器の出力の周波
数を偶数倍し出力する逓倍部を設は該逓倍部の出力パル
スを前記Ａ／Ｄ変換器に供給し入力信号に歪が有る時の
電圧制御発振器の出力を無歪の時の位置に時間調整して
出力するするように構成する。
〔産業上の利用分野］
本発明はディジタルデータ通信用のディジタル変調信号
を受信し復調する復調部のクロック再生回路に関する。
を受信し復調する復調部のクロック再生回路に関する。
データ通信の変復調装置は近年ｐｓにやＱＡＭ等のディ
ジタル化の傾向にある。この為、受信側の復調部のクロ
ック再生回路もディジタル化し、ディジタル変調された
信号を受信し復調した入力信号からディジタル的にクロ
ック成分を抽出し再生する必要がある。
ジタル化の傾向にある。この為、受信側の復調部のクロ
ック再生回路もディジタル化し、ディジタル変調された
信号を受信し復調した入力信号からディジタル的にクロ
ック成分を抽出し再生する必要がある。
従来のクロック再生回路は、第４図の如く、ディジタル
変調された受信波の復調出力である入力信号の符号１，
０の変換点と該復調出力の符号を人力し識別するＡ／Ｄ
変換器において識別を正しいタイミングで行うための入
力パルスの繰返周期に同期して再生したクロックをサン
プルタイミングとして識別器の＾／Ｄ変換器に供給して
おり、復調出力の符号１，０の変換点と識別のサンプリ
ング点とが一致する時に正しく動作するような回路構成
となっている。
変調された受信波の復調出力である入力信号の符号１，
０の変換点と該復調出力の符号を人力し識別するＡ／Ｄ
変換器において識別を正しいタイミングで行うための入
力パルスの繰返周期に同期して再生したクロックをサン
プルタイミングとして識別器の＾／Ｄ変換器に供給して
おり、復調出力の符号１，０の変換点と識別のサンプリ
ング点とが一致する時に正しく動作するような回路構成
となっている。
ところが受信波に信号伝送路の振幅歪５位相遅延歪など
により、歪を生じた場合、復調出力である入力信号の符
号１．０の変換点と、再生クロックによる識別器のサン
プルタイミングの符号判定点とにズレが生じて、識別器
が受信信号の符号１．０を誤判定する確率が高くなると
いう問題が生じていた。
により、歪を生じた場合、復調出力である入力信号の符
号１．０の変換点と、再生クロックによる識別器のサン
プルタイミングの符号判定点とにズレが生じて、識別器
が受信信号の符号１．０を誤判定する確率が高くなると
いう問題が生じていた。
本発明は信号伝送路の歪により受信波の復調出力である
人力信号の符号変換点と識別器のサンプルタイミングの
符号判定点とにズレが生じた場合でも、そのズレを零に
調整できるクロック再生回路を提供することを課題とす
る。
人力信号の符号変換点と識別器のサンプルタイミングの
符号判定点とにズレが生じた場合でも、そのズレを零に
調整できるクロック再生回路を提供することを課題とす
る。
第１図は、この課題を解決する本発明の原理図である。
図中の１は、ディジタル変調された受信波の復調出力の
符号をサンプルタイミングでレベル識別し符号１．０を
判定しデータを再生するＡ／Ｄ変換器である。２は、Ａ
／Ｄ変換器１のサンプルタイミングと電圧制御発振器４
の出力の再生クロックとを位相比較する位相比較器であ
る。３は、位相比較器２の出力誤差を積分し電圧Ｖ、を
出力するループフィルタである。４は、ループフィルタ
３の出力電圧Ｖ、により制御される電圧制御発振器であ
る。５は、電圧制御発振器４の出力の周波数（周期２Ｔ
）を偶数倍してデータクロツタの周期Ｔの偶数分の１の
周期Ｔ／２ｎのクロックパルスを出力する逓倍部であり
、６は逓倍部５の内部で電圧制御発振器４の出力の変化
点で所定幅−のパルスを電圧制御発振器４の出力の周期
２Ｔで発生するパルス制御回路、７は逓倍部５の内部で
電圧制御発振器４の出力を該出力の周期２Ｔの１７４（
・Ｔ／２）だけ遅延させる遅延線、８はパルス制御回路
６の出力と遅延線７の出力との排他的論理和をとり、デ
ータクロックの周期Ｔの偶数分の１の周！’ＪＩＴ／２
ｎのクロックパルスを出力する排他的論理和ゲートであ
る。そして逓倍部５の排他的論理和ゲート８の出力クロ
ックパルスをサンプルタイミングとして、Ａ／Ｄ変換器
１に供給することにより、Ａ／Ｄ変換器１にて歪の有る
入力信号の符号識別の判定点を無歪時の最適判定点に調
整する。
符号をサンプルタイミングでレベル識別し符号１．０を
判定しデータを再生するＡ／Ｄ変換器である。２は、Ａ
／Ｄ変換器１のサンプルタイミングと電圧制御発振器４
の出力の再生クロックとを位相比較する位相比較器であ
る。３は、位相比較器２の出力誤差を積分し電圧Ｖ、を
出力するループフィルタである。４は、ループフィルタ
３の出力電圧Ｖ、により制御される電圧制御発振器であ
る。５は、電圧制御発振器４の出力の周波数（周期２Ｔ
）を偶数倍してデータクロツタの周期Ｔの偶数分の１の
周期Ｔ／２ｎのクロックパルスを出力する逓倍部であり
、６は逓倍部５の内部で電圧制御発振器４の出力の変化
点で所定幅−のパルスを電圧制御発振器４の出力の周期
２Ｔで発生するパルス制御回路、７は逓倍部５の内部で
電圧制御発振器４の出力を該出力の周期２Ｔの１７４（
・Ｔ／２）だけ遅延させる遅延線、８はパルス制御回路
６の出力と遅延線７の出力との排他的論理和をとり、デ
ータクロックの周期Ｔの偶数分の１の周！’ＪＩＴ／２
ｎのクロックパルスを出力する排他的論理和ゲートであ
る。そして逓倍部５の排他的論理和ゲート８の出力クロ
ックパルスをサンプルタイミングとして、Ａ／Ｄ変換器
１に供給することにより、Ａ／Ｄ変換器１にて歪の有る
入力信号の符号識別の判定点を無歪時の最適判定点に調
整する。
本発明のクロック再生回路は、第１図の如く、ディジタ
ル変調の受信波を復調した復調出力である入力信号をＡ
／Ｄ変換器１でデータクロックより作ったタイミングに
よりサンプリングして入力信号の符号１．０を識別し再
生データを出力するが、同時にＡ／Ｄ変換器ｌの周３１
．ＪＥＴのデータクロックから作った周期２Ｔのサンプ
ルタイミングを位相比較器２へ入力し該サンプルタイミ
ングを基準として電圧制御発振器４の発振出力の位相を
比較し、その位相誤差をループフィルタ３を通し電圧ν
、として電圧制御発振器４を制御する。そして電圧制御
発振器４の周期２Ｔの発振出力を逓倍部５で偶数倍に周
波数逓倍した周期Ｔの出力クロックパルスがＡ／Ｄ変換
器１のサンプリング用クロックとなる。
ル変調の受信波を復調した復調出力である入力信号をＡ
／Ｄ変換器１でデータクロックより作ったタイミングに
よりサンプリングして入力信号の符号１．０を識別し再
生データを出力するが、同時にＡ／Ｄ変換器ｌの周３１
．ＪＥＴのデータクロックから作った周期２Ｔのサンプ
ルタイミングを位相比較器２へ入力し該サンプルタイミ
ングを基準として電圧制御発振器４の発振出力の位相を
比較し、その位相誤差をループフィルタ３を通し電圧ν
、として電圧制御発振器４を制御する。そして電圧制御
発振器４の周期２Ｔの発振出力を逓倍部５で偶数倍に周
波数逓倍した周期Ｔの出力クロックパルスがＡ／Ｄ変換
器１のサンプリング用クロックとなる。
このとき、逓倍部５のパルス制御回路６で、入力の歪の
有る受信波の復調出力の識別に使用されたサンプルタイ
ミングを基準として位相比較した４時の電圧制御発振器
４の出力により発生した周期２Ｔでパルス幅−の出力パ
ルスと、逓倍部５の遅延線７で該電圧制御発振器４の出
力パルスを該出力パルスの周期２Ｔの１７４、即ちＴ／
２だけ遅延させた出力とを排他的論理和ゲート８にてゲ
ート処理し、その処理出力である周期Ｔの出力クロック
パルスをＡ／Ｄ変換器１ヘサンプルタイミングを作るク
ロックパルスとして印加する。従って識別器のＡ／Ｄ変
換器１は、入力信号に歪の有る場合も、逓倍部５の出力
をＡ／Ｄ変換器１へ供給しＡ／Ｄ変換器１でサンプルタ
イミングを作ることにより、入力信号に伝送歪が有る場
合の入力信号の符号判定点を、入力信号が無歪時のアイ
パターン開口の最大となる最適な判定点に時間調整する
ことが出来るので問題は解決される。
有る受信波の復調出力の識別に使用されたサンプルタイ
ミングを基準として位相比較した４時の電圧制御発振器
４の出力により発生した周期２Ｔでパルス幅−の出力パ
ルスと、逓倍部５の遅延線７で該電圧制御発振器４の出
力パルスを該出力パルスの周期２Ｔの１７４、即ちＴ／
２だけ遅延させた出力とを排他的論理和ゲート８にてゲ
ート処理し、その処理出力である周期Ｔの出力クロック
パルスをＡ／Ｄ変換器１ヘサンプルタイミングを作るク
ロックパルスとして印加する。従って識別器のＡ／Ｄ変
換器１は、入力信号に歪の有る場合も、逓倍部５の出力
をＡ／Ｄ変換器１へ供給しＡ／Ｄ変換器１でサンプルタ
イミングを作ることにより、入力信号に伝送歪が有る場
合の入力信号の符号判定点を、入力信号が無歪時のアイ
パターン開口の最大となる最適な判定点に時間調整する
ことが出来るので問題は解決される。
第２図は本発明のクロック再生回路の実施例のブロック
図であり、第３図はその動作を説明するための各部の動
作タイムチャートである。
図であり、第３図はその動作を説明するための各部の動
作タイムチャートである。
第２図中、第１図で示したものと同一のものは同一記号
で示しである。第３図の人力［相］に示したＰＳＫ変調
信号波の復調出力である入力信号を、Ａ／Ｄ変換器ｌで
レベルの尖頭時点で符号識別しディジタル信号に変換し
、直列／並列変換器９の出力の並列データを再生データ
として出力する（実線は入力信号が無歪時を示し、点線
は伝送歪の有る場合を示す）が、同時にその時の周ｐ、
＋＋ Ｔのデータクロック■から作った周期２Ｔのサン
プルタイミングの位相を基準とし位相比較器２の位相検
波器ＰＤにて電圧制御発振器４の発振出力＠の位相と比
較を行い、その位相誤差をループフィルタ３を通し電圧
Ｖｃとし電圧制御発振器４をＰＬＩ、制御する。
で示しである。第３図の人力［相］に示したＰＳＫ変調
信号波の復調出力である入力信号を、Ａ／Ｄ変換器ｌで
レベルの尖頭時点で符号識別しディジタル信号に変換し
、直列／並列変換器９の出力の並列データを再生データ
として出力する（実線は入力信号が無歪時を示し、点線
は伝送歪の有る場合を示す）が、同時にその時の周ｐ、
＋＋ Ｔのデータクロック■から作った周期２Ｔのサン
プルタイミングの位相を基準とし位相比較器２の位相検
波器ＰＤにて電圧制御発振器４の発振出力＠の位相と比
較を行い、その位相誤差をループフィルタ３を通し電圧
Ｖｃとし電圧制御発振器４をＰＬＩ、制御する。
そして入力［相］の点線の、伝送路で受信波が歪を受け
た場合の電圧制御発振器４の出力＠の周期２Ｔの点線の
再生クロックを、逓倍部５で符号処理し周波数が人力＠
の２倍で周期が２分の１の周Ｂ、ＢＴの出力■として＾
／Ｄ変換器１へ供給し、Ａ／Ｄ変換器１でサンプルタイ
ミングを作り位相比較器２で受信タイミングと比較しル
ープフィルタ３で得た比較誤差による制御電圧Ｖｃを電
圧制御発振器４へ供給する事により、電圧制御発振器４
の出力＠の再生クロックを点線から実線へ時間調整する
が、逓倍部５の動作を詳述すると、逓倍部５の内部のパ
ルス制御回路６はモノマルチバイブレータ６ａであり遅
延線７は遅延素子７ａであって、モノマルチバイブレー
ク６ａは、電圧制御発振器４の出力クロック＠の立下り
点で動作し、周期２Ｔでパルス幅匈のパルス■を出力し
、遅延素子７ａは、電圧制御発振器４の出力クロック＠
を該クロックの周期２Ｔの１７４、即ちＴ／２だけ遅延
させたパルス０を出力する。そして排他的論理和ゲート
８は、パルス制御回路６のモノマルチバイブレータ６ａ
の出力パルス■と、遅延線７の遅延素子７ａの出力パル
ス［相］とをＥχ−ＯＲゲート処理し、そのゲート処理
出力■をＡ／Ｄ変換器ｌにサンプルタイミングを作成す
る為のクロックとして入力する。そして電圧制御発振器
の出力クロック■のパルス幅を点線から実線へ制御する
。
た場合の電圧制御発振器４の出力＠の周期２Ｔの点線の
再生クロックを、逓倍部５で符号処理し周波数が人力＠
の２倍で周期が２分の１の周Ｂ、ＢＴの出力■として＾
／Ｄ変換器１へ供給し、Ａ／Ｄ変換器１でサンプルタイ
ミングを作り位相比較器２で受信タイミングと比較しル
ープフィルタ３で得た比較誤差による制御電圧Ｖｃを電
圧制御発振器４へ供給する事により、電圧制御発振器４
の出力＠の再生クロックを点線から実線へ時間調整する
が、逓倍部５の動作を詳述すると、逓倍部５の内部のパ
ルス制御回路６はモノマルチバイブレータ６ａであり遅
延線７は遅延素子７ａであって、モノマルチバイブレー
ク６ａは、電圧制御発振器４の出力クロック＠の立下り
点で動作し、周期２Ｔでパルス幅匈のパルス■を出力し
、遅延素子７ａは、電圧制御発振器４の出力クロック＠
を該クロックの周期２Ｔの１７４、即ちＴ／２だけ遅延
させたパルス０を出力する。そして排他的論理和ゲート
８は、パルス制御回路６のモノマルチバイブレータ６ａ
の出力パルス■と、遅延線７の遅延素子７ａの出力パル
ス［相］とをＥχ−ＯＲゲート処理し、そのゲート処理
出力■をＡ／Ｄ変換器ｌにサンプルタイミングを作成す
る為のクロックとして入力する。そして電圧制御発振器
の出力クロック■のパルス幅を点線から実線へ制御する
。
従って第２図の本発明の実施例のクロック再生回路は、
その入力信号［相］が伝送路で歪を受けた受信波の復調
出力であっても、逓倍部５のパルス制御回路６のモノマ
ルチバイブレータ６ａの出力■と遅延線７の遅延素子７
ａの出力［相］とを排他的論理和ゲート８でＥＸ−ＯＲ
処理した出力■を、＾／Ｄ変換器１ヘサンプルタイミン
グを作るクロックパルスとして供給することにより、入
力信号［相］に歪の有る場合の電圧制御発振器４の出力
＠の点線の再生クロックを、その無歪時の実線のクロッ
クに時間調整して出力するので、識別器のＡ／Ｄ変換器
ｌは常にアイパターン開口の最大となる無歪時の判定点
で符号判定することが出来るので問題が無い。
その入力信号［相］が伝送路で歪を受けた受信波の復調
出力であっても、逓倍部５のパルス制御回路６のモノマ
ルチバイブレータ６ａの出力■と遅延線７の遅延素子７
ａの出力［相］とを排他的論理和ゲート８でＥＸ−ＯＲ
処理した出力■を、＾／Ｄ変換器１ヘサンプルタイミン
グを作るクロックパルスとして供給することにより、入
力信号［相］に歪の有る場合の電圧制御発振器４の出力
＠の点線の再生クロックを、その無歪時の実線のクロッ
クに時間調整して出力するので、識別器のＡ／Ｄ変換器
ｌは常にアイパターン開口の最大となる無歪時の判定点
で符号判定することが出来るので問題が無い。
以上説明した如く、本発明によれば、ディジタル変調の
受信装置の復調器からの入力信号が伝送路で歪を受けた
場合でも、その復調出力から再生し識別器へ出力する再
生クロックによる識別タイミングは、入力信号が無歪時
の最適位置に自動的に時間調整されて出力されるので、
識別器における入力符号の誤判定の確率を低減し受信装
置の性能を向上する効果が得られる。
受信装置の復調器からの入力信号が伝送路で歪を受けた
場合でも、その復調出力から再生し識別器へ出力する再
生クロックによる識別タイミングは、入力信号が無歪時
の最適位置に自動的に時間調整されて出力されるので、
識別器における入力符号の誤判定の確率を低減し受信装
置の性能を向上する効果が得られる。
第１図は本発明のクロック再生回路の構成を示す原理図
、 第２図は本発明の実施例のクロック再生回路の構成を示
すブロック図、 第３図は本発明の実施例の動作を説明するためのタイム
チャート、 第４図は従来のクロック再生回路のブロック図である。 図において、 ｌは識別用のＡ／Ｄ変換器、２は位相比較器、３はルー
プフィルタ、４は電圧制御発振器、５は逓倍部、６はパ
ルス制御回路、７は遅延線、８は排他的論理和ゲートで
ある。
、 第２図は本発明の実施例のクロック再生回路の構成を示
すブロック図、 第３図は本発明の実施例の動作を説明するためのタイム
チャート、 第４図は従来のクロック再生回路のブロック図である。 図において、 ｌは識別用のＡ／Ｄ変換器、２は位相比較器、３はルー
プフィルタ、４は電圧制御発振器、５は逓倍部、６はパ
ルス制御回路、７は遅延線、８は排他的論理和ゲートで
ある。
Claims (1)
- 【特許請求の範囲】 ディジタル変調された信号を受信し復調したアナログの
復調出力Ａを入力信号とし該入力信号のレベルを識別し
符号化して再生データＤを得るＡ／Ｄ変換器（１）に識
別のタイミングを供給するため受信データの周期Ｔのク
ロックから定るタイミングの位相を所定周波数の信号を
発振する電圧制御発振器（４）の出力の位相と位相比較
（２）し比較誤差をループフィルタ（３）を通し制御電
圧Ｖｃとし該電圧制御発振器（４）の出力位相を制御し
受信データのクロックのタイミングの位相に一致させた
時の該電圧制御発振器（４）の出力を再生クロックとし
て前記Ａ／Ｄ変換器（１）に供給するクロック再生回路
において、 該電圧制御発振器（４）の出力により所定のパルス幅の
パルスを該出力の周期２Ｔで発生するパルス制御回路（
６）の出力と該電圧制御発振器（４）の出力を該出力の
周期２Ｔの１／４（＝Ｔ／２）だけ遅延させる遅延線（
７）の出力とを排他的論理和ゲート（８）により処理し
該電圧制御発振器（４）の出力の周波数を偶数倍に逓倍
し出力する逓倍部（５）を設け、該逓倍部（５）の出力
を前記Ａ／Ｄ変換器（１）に供給し入力信号に歪が有る
時の電圧制御発振器（４）の出力を無歪の時の位置に時
間調整して出力することを特徴としたクロック再生回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028859A JPH02207631A (ja) | 1989-02-08 | 1989-02-08 | クロック再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028859A JPH02207631A (ja) | 1989-02-08 | 1989-02-08 | クロック再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02207631A true JPH02207631A (ja) | 1990-08-17 |
Family
ID=12260106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1028859A Pending JPH02207631A (ja) | 1989-02-08 | 1989-02-08 | クロック再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02207631A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6066970A (en) * | 1998-01-12 | 2000-05-23 | General Research Of Electronics, Inc. | Circuit for producing clock pulses from an inputted base band signal |
-
1989
- 1989-02-08 JP JP1028859A patent/JPH02207631A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6066970A (en) * | 1998-01-12 | 2000-05-23 | General Research Of Electronics, Inc. | Circuit for producing clock pulses from an inputted base band signal |
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