JPH02208976A - 電導度変調型ｍｏｓｆｅｔ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、縦型の電導度変調型ＭＯ３ＦＥＴに関し、
ラッチアップ耐量を向上させたものである。

（従来の技術） 従来の電導度変調型ＭＯＳＦＥＴとしては、例えば第５
図に示すようなものがある（ＵＳＰ　　４゜３６４．０
７３）。同図において１は正孔の注入源となるｐ＋形ア
ノード領域、３はｎ−形ドレイン領域であり、ｐ＋形テ
アノード領域１ｎ−形ドレイン領域３との間には、その
ｐ＋形テアノード領域１らｎ−形ドレイン領域３への正
孔の注入効率を抑えるための０４″形バツフア領域２が
形成されている。

ｎ−形ドレイン領域３の表面側には、拡散処理等により
ｐ形ベース領域６及びｎ＋形ソース領域７が作り込まれ
ている。また、ｎ＋形ソース領域７とｎ″″形ドリドレ
イン領域３間におけるｐ形ソース領域６上には、そのｐ
形ベース領域６にチャネル８を誘起させるゲート電極１
２がゲート酸化膜９を介して形成されている。１３はソ
ース電極であり、ソース電極１３はｎ“形ソース領域７
及びｐ形ベース領域６に接続されている。１４はドレイ
ン電極である。

上述のように、電導度変調型ＭＯ８ＦＥＴは、通常の縦
型ｎチャネルＭＯ３ＦＥＴのｎ＋形トドレイン領域第５
図中の２に相当）に、ｐ＋形テアノード領域１付加した
構造とみることができる。

そしてドレイン電極１４に正のドレイン電圧が加えられ
、ゲート電極１２に閾値以上のゲート電圧が加えられる
と、ゲート電極１２直下にチャネル８が誘起されてｐ形
ベース領域６の表面層が導通し、ｎ＋形ソース領域７か
らチャネル８を通ってｎ−形ドレイン領域３に電子電流
が流入する。

一方、ｐ１形アノード領域１からは、ｎ−形ドレイン領
域３に多量の正孔が注入される。このとき、ｎ＋形バッ
ファ領域２は、その注入効率を抑えるように作用する。

ｎ−形ドレイン領域３に注入された正孔は、チャネル８
から流れ込んだ電子と再結合しながら一部はｐ形ベース
領域６に流れ込み、ソース電極１３へ抜ける。しかしｎ
−形ドレイン領域３には、なお多量の正孔の蓄積が生じ
て電導度変調が起き、オン抵抗が低くなる。

このように、電導度変調型ＭＯ８ＦＥＴは、オン抵抗が
非常に低くなり、且つ高耐圧であるという特性を有して
いる。

しかるに、電導度変調型ＭＯ３ＦＥＴは、前述のように
ｐ１形アノード領域１を有し、その上にｎ＋形バッファ
領域２、ｎ−形ドレイン領域３が存在し、ｎ−形ドレイ
ン領域３にはｐ形ベース領域６及びｎ０形ソース領域７
が形成されている。

このような構造から、その内部には、第６図の等価回路
に示すように、ｐｎｐトランジスタＴ　ｒ　１及びｎｐ
ｎ）ランジスタＴｒ２が寄生的に生じ、この両トランジ
スタＴｒｌ　　Ｔｒ２の結合により、ｐｎｐｎサイリス
タが形成されている。第６図中、ｒＢはｎｐｎ　トラン
ジスタＴｒ２の等価的ベース抵抗であり、ｐ形ベース領
域６の部分に生じている。

このため、ｐｎｐトランジスタＴｒ１のエミッタに相当
するｐ＋形テアノード領域１ら注入された正孔の一部は
再結合によって消滅しないままそのコレクタに相当する
ｐ形ベース領域６に到達し、等価的ベース抵抗ｒＢを通
ってソース電極１３へ流れる。その電流をｒＢとすると
ｐ形ベース領域６に電圧降下！Ｂ・「Ｂが生じる。そし
てｎ＋形ソース領域７の最もチャネル８寄りの部分でこ
の電圧降下の値がｐ形ベース領域６とｎ＋形ソース領域
７間の接合のビルドイン電圧ＶＢ　　（約０．６Ｖ）を
越えると、正孔電流はｎ＋形ソース領域７に流れ込み、
ｎｐｎトランジスタＴｒ２が動作して両トランジスタＴ
ｒｌ　　Ｔｒ２の正帰還によるラッチアップ現象が起り
、電流が制御できなくなる。

従って、第５図のような構造の電導度変調型ＭＯ３ＦＥ
Ｔにあっては、寄生サイリスタを動作させないためにｒ
Ｂもしくは「Ｂを小さくする必要があり、この従来例で
は、ｎ＋形バッファ領域２の存在により、ｎ−形ドレイ
ン領域３への正孔の注入効率を低（して１Ｂを小さくす
ることが行われていた。しかし、この従来例では同時に
電導度変調効率も低くなってしまう。即ち、ラッチアッ
プ耐量が増す代りに電導度変調型ＭＯＳＦＥＴの利点で
あるオン抵抗を犠牲にしなければならない。

第７図は、同じくラッチアップ耐量を増大させるように
した他の従来例を示している。

電導度変調型ＭＯ３ＦＥＴにおいて正孔電流の一部は電
子電流に引き寄せられてチャネル８直下のｐ形ベース領
域６を通る。そこで、この従来例ではｐ形ベース領域６
の下部に突出して不純物濃度の高いｐ＋形領領域１５形
成してチャネル８直下のｐ形ベース領域６を流れる電流
１Ｂをバイパスしたり、ｎ＋形ソース領域７の下のチャ
ネル８間際までｐ＋ゝ形領域１６を形成してｒＢを小さ
くするようにしている。しかし、この従来例では正孔電
流がｎ＋形ソース領域７の近傍に流れるので、ラッチア
ップ現象の起る可能性を残しており、ラッチアップ耐量
を十分に大にすることは難しい。

（発明が解決しようとする課題） 第５図にし示した従来例では、ｎ＋形バッファ領域の存
在により、ラッチアップ耐量が増す・代りにオン抵抗が
犠牲になるという問題点があった。

また、第７図に示した他の従来例では、ｐ＋“影領域等
の形成により等測的ベース抵抗は小さくなるが正孔電流
がｎ＋形ソース領域の近傍を流れることは阻止できない
ので、ラッチアップ現象の起る可能性が依然残っており
、ラッチアップ耐量を十分に大にすることが難しいとい
う問題点があった。

この発明は、このような従来の問題点に着目してなされ
たもので、ラッチアップ耐量が高く且つオン抵抗を十分
に低くすることのできる電導度変調型ＭＯ８ＦＥＴを提
供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明は上記課題を解決するために、第１導電形の高
濃度領域と、該高濃度領域上に形成され当該高濃度領域
からの少数キャリヤ注入により電導度が変調される第２
導電形のドレイン領域と、該ドレイン領域の該高濃度領
域と接する界面と相対する表面側に臨んで形成された第
１導電形のベース領域と、該ベース領域内にあってその
表面側に形成された第２導電形のソース領域と、前記ベ
ース領域にあって該ソース領域の下方部に形成された島
状絶縁層と、前記ソース領域と前記ドレイン領域との間
にはさまれた前記ベース領域上にゲート絶縁膜を介して
設けられ当該ベース領域にチャネルを誘起させるゲート
電極とを有することを要旨とする。

（作用） 第２導電形のドレイン領域に第１導電形の高濃度領域か
ら少数キャリヤが注入され、十分に電導度変調が生じて
オン抵抗が低くなる。また第２導電形のドレイン領域に
電導度変調を生じさせた少数キャリヤは、島状絶縁層に
より第２導電形のソース領域から分離されてラッチアッ
プ現象の発生が防止され、ラッチアップ耐量が増大する
。

（実施例） 以下、この発明の実施例を図面に基づいて説明する。

第１図及び第２図は、この発明の第１実施例を示す図で
ある。

なお、第１図、第２図及び後述の第２実施例を示す第３
図において、前記第５図における部材及び部位等と同一
ないし均等のものは、前記と同一符号を以って示し、重
複した説明を省略する。

まず、電導度変調型ＭＯ８ＦＥＴの構成を説明すると、
この実施例では、ｐ形ベース領域４内に、ｎ＋形ソース
領域７の下面に接するように島状絶縁層１０が形成され
、さらにこの島状絶縁層１０の下部にｐ＋形ベース領域
５が形成されている。

このｐ′″形ベース領域５の存在により等測的ベース抵
抗を低くできるようになっている。

島状絶縁層１０は、厚さが５０００〜６０００八程度で
、幅はｎ′″形ソース領域７の幅より大きければよく３
〜１０μｍ程度に形成され、半導体基体の表面から３０
００人〜１μｍ程度の−様な深さ位置に形成されている
。

次いで製造工程の一例を第２図の（ａ）〜（Ｊを用いて
説明することにより、その構成をさらに詳述する。

島状絶縁層１０の形成は、基板に選択的に酸素をイオン
注入して熱処理をすることでシリコン内部に絶縁層とし
ての酸化シリコン層を形成する、いわゆるＳＩＭＯＸの
技術によって可能である。

勿論エピタキシャル成長技術を使っても構わない。

次いで、ｐ＋形ベース領域５形成のために、やはり選択
的に高エネルギーでホウ素を打ち込む。このとき、注入
したホウ素原子の濃度分布のピークが島状絶縁層１０の
下に位置するように注入エネルギーを設定する（第２図
Ｇ３））。−例を示すと、島状絶縁層１０が基板表面か
ら２０００Ａ〜５０００Ａの所に位置するとした時、２
００ｋｅＶのエネルギーでホウ素イオンを注入すれば、
不純物濃度のピークを島状絶縁層１０の下部に形成する
ことができる（第２図〈ｄ））。これを熱処理すると、
シリコン酸化物中のホウ素の拡散係数は、シリコン中の
それよりもはるかに小さいので、島状絶縁層１０中のホ
ウ素が上部のシリコンに拡散する事はない。また、この
イオン注入により島状絶縁層１０の上部に留まる不純物
の濃度は、僅かなので閾値の設定に影響を与えないよう
に設計することは十分可能である。このようにしてｐ＋
形ベース領域５が形成される。

続いてチャネル部のためのホウ素イオン注入を行い（第
２図う））、拡散によりチャネル用のｐレベース領域４
を形成する（第２図（Ｃ））。

次に、上述のように構成された電導度変調型ＭＯＳＦＥ
Ｔの作用を説明する。

ソース電極１３を接地、ドレイン電極１４を正電位Ｖｏ
にし、ゲート電極１２をチャネル８の閾値以上の電位に
すると、電子がｎ＋形ソース領域７からチャネル８を通
ってｎ−形ドレイン領域３、さらにｐ＋形テアノード領
域１と流れ込む。これに呼応して正孔がｐ＋形テアノー
ド領域１らｎ形ドレイン領域３に注入され、ｎ−形ドレ
イン領域３は電導度変調されて抵抗率が大幅に低くなる
。

電導度変調に寄与した正孔は一部は電子と再結合して消
滅するが、残りはｐレベース領域４まで到達する。到達
した正孔はｐ１形ベース領域５を通ってソース電極１３
に流れる。ｐ＋形ベース領域５は低抵抗領域なので、ｎ
＋形ソース領域７近傍の領域（第１図：点Ａ）の電位は
上昇せず、正孔電流が増えてもラッチアップには至らな
い。

このような作用において、ｎ＋形ソース領域７の底部は
この島状絶縁層１０に到達している方が望ましい。これ
は第１図に示した通り、正孔のｎ＋形ソース領域７への
侵入を阻止できるからである。ｎ４″形ソース領域７と
島状絶縁層１０の間に空乏化していないｐ影領域が存在
すると、素子の動作時に正孔電流がｎ＋形ソース領域７
に侵入する可能性を残してしまう。その場合でもｐ＋形
ベース領域５の効果により、電流の大部分は島状絶縁層
１０の下を流れるのでラッチアップは起り難くなるが、
できるだけ狭い方が望ましい。

第３図及び第４図には、この発明の第２実施例を示す。

この実施例は、前記第１実施例のものと、はぼ同様に構
成されているが、この実施例では、ｐ＋形ベース領域は
なく、ｐレベース領域４の表面に反転層が形成された際
、それに伴なって生じる空乏層が、島状絶縁層１１に到
達するように設計されている（第３図：点Ｂ）。

これにより、中性領域に流れ込んだ正孔がｎ“形ソース
領域７に侵入する可能性は無視しうる程度となる。島状
絶縁層１１は深さは浅く、チャネルによる空乏層と接し
ている面積が大きい方が望ましい。チャネル反転層に伴
う空乏層の厚さはせいぜい１０００人程度である。ｎ１
形ソース領域７は島状絶縁層１１に接していても、いな
くてもよい。

次に、上述のように構成されたこの実施例の電導度変調
ｆｆ１Ｍ０８ＦＥＴの作用を第４図を用いて説明する。

動作は前記第１実施例のものとほぼ同じである。

ｐレベース領域４に到達した正孔は島状絶縁層１１の下
を通ってソース電極１３に流れる。チャネルの下の島状
絶縁層１１の端（第３図二点Ｂ）の辺りの電界は、正孔
がｎ１形ソース領域７の方へ進む方向とほぼ直角であり
、正孔がｎ＋形ソース領域７付近へ到達する割合は非常
に僅かである。

ｎ１形ソース領域７の底部が島状絶縁層１１に接してい
ない場合は、侵入した正孔があったとしても、ｎ＋形ソ
ース領域７と島状絶縁層１１の間のｐレベース領域４を
通ってソース電極１３に流れることができる。この電流
量は極めて少ないのでラッチアップは起るには至らない
（第４図（ａ））。

ｎ″″形ソース領域７の底部が島状絶縁層１１に接して
いる場合は、さらに二つの場合が考えられる。島状絶縁
層１１の深さが十分浅い場合は、チャネル、ｎ＋形ソー
ス領域７、島状絶縁層１１１と囲まれる領域は全て空乏
層となるので、ｎ＋形ソース領域７付近に正孔が到達す
る可能性は無くなる（第４図（ｂ））。しかし、島状絶
縁層１１の深さがある程度ある場合、ｎゝ形ソース領域
１１付近のｐ影領域に中性領域が残り、′電界の方向も
ｎ　＋形ソース領域７方向に正孔を動かす成分がゼロで
はないので、この中性領域に徐々に正孔が蓄積し、電位
を上げる。そして電位が０．６ｖ以上になると正孔はｎ
＋形ソース領域７に流れ込むが、その量は全体の正孔電
流量からすると極めて少ないのでラッチアップには至ら
ない（第４図（υ）。

上述したように、従来の構造ではラッチアップを防ぐた
めにｐ形ベース領域のベース抵抗を低くし、且つチャネ
ルの閾値を所望の値にすることは拡散の原理上限界があ
り、また、ｎ″″形ソース領域と正孔電流経路を分離す
るということも不可能であった。これに対し、上述の各
実施例によれば、これらの要件を満たすことが可能とな
り、ラッチアップを防止してその耐量を十分に増大させ
ることができる。

なお、第１実施例と第２実施例の各構成を併せた構成と
すれば、上述の効果を一層高くすることができる。

また、従来の構造では、ｐ形ベース領域の正孔電流の主
要な経路であるｎ＋形ソース領域直下の抵抗を下げるた
め、ｐ形ベース領域は比較的深い拡散によって形成され
ていた。従ってチャネル長も長くなり、単位面積当りの
相互コンダクタンスｇｍはあまり大きく取れなかった。

これに対し、上述した各実施例における素子構造によれ
ば、深い拡散のチャネルを形成する必要はなく、通常の
ＭＯＳＦＥＴと同様の微細なセルを設計することができ
、単位面積当りの相互コンダクタンスを向上させること
ができる。

［発明の効果］ 以上説明したように、この発明によれば、第１導電形の
高濃度領域から第２導電形のドレイン領域に、少数キャ
リヤが何ら抑えられることなく注入されて電導度変調効
果を原理的に最大限まで利用することができる。したが
ってオン抵抗を十分に低くすることができる。また、第
２導電形のドレイン領域に電導度変調を生じさせた少数
キャリヤは、島状絶縁層により第２導電形のソース領域
から分離されて流入することが抑えられるので、ラッチ
アップ現象の発生が防止され、ラッチアップ耐量を十分
高めることができるという利点がある。

【図面の簡単な説明】

第１図はこの発明に係る電導度変調型ＭＯ８ＦＥＴの第
１実施例を示す縦断面図、第２図は同上第１実施例の製
造工程の一例を示す工程図、第３図はこの発明９第２実
施例を示す縦断面図、第４図は同上第２実施例の作用を
説明するための部分縦断面図、第５図は従来の電導度変
調型ＭＯ３ＦＥＴを示す縦断面図、第６図は同上従来例
の寄生トランジスタを含む等価回路を示す回路図、第７
図は他の従来例を示す縦断面図である。 １：ｐ＋形アノード領域（第１導電形の高濃度領域）、 ３：ｎ−形ドレイン領域（第２導電形のドレイン領域）
、 ４；ｐ形ベース領域、　５：ｐ＋形ベース領域、７：ｎ
“形ソース領域、　８：チャネル、９：ゲート酸化膜（
ゲート絶縁膜）、 １０．１１：島状絶縁層、 １２：ゲート電極。 代理人　　弁理士　　三　好　　秀　和第１１５！Ｊ 第２図（ｂ） 第３図

Claims (1)

1. 【特許請求の範囲】 第１導電形の高濃度領域と、 該高濃度領域上に形成され当該高濃度領域からの少数キ
   ャリヤ注入により電導度が変調される第２導電形のドレ
   イン領域と、 該ドレイン領域の該高濃度領域と接する界面と相対する
   表面側に臨んで形成された第１導電形のベース領域と、 該ベース領域にあってその表面側に形成された第２導電
   形のソース領域と、 前記ベース領域内にあって該ソース領域の下方部に形成
   された島状絶縁層と、 前記ソース領域と前記ドレイン領域との間にはさまれた
   前記ベース領域上にゲート絶縁膜を介して設けられ当該
   ベース領域にチャネルを誘起させるゲート電極と を有することを特徴とする電導度変調型ＭＯＳＦＥＴ。