JPH10209432A - 半導体デバイスの改良 - Google Patents
半導体デバイスの改良Info
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- JPH10209432A JPH10209432A JP10021415A JP2141598A JPH10209432A JP H10209432 A JPH10209432 A JP H10209432A JP 10021415 A JP10021415 A JP 10021415A JP 2141598 A JP2141598 A JP 2141598A JP H10209432 A JPH10209432 A JP H10209432A
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- gate electrode
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
- H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
- H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
- H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
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- Thyristors (AREA)
Abstract
(57)【要約】
【課題】従来半導体デバイスの改良。
【解決手段】絶縁型ゲートバイポーラトランジスタにお
いて、シリコンのｐ領域にゲートを溝として設ける。動
作時に、ｐ領域内の溝底部に反転層を作ることによって
形成された仮想エミッターをもつサイリスターモードで
動作する。デバイスは安全性が高く、ゲート信号を取り
去るとエミッターが潰れ、直ちにターン・オフする。溝
ゲートをｐ領域内に設けているため、ターン・オフ時の
高電圧に耐え、逆電界が溝ゲートに達することはない。
いて、シリコンのｐ領域にゲートを溝として設ける。動
作時に、ｐ領域内の溝底部に反転層を作ることによって
形成された仮想エミッターをもつサイリスターモードで
動作する。デバイスは安全性が高く、ゲート信号を取り
去るとエミッターが潰れ、直ちにターン・オフする。溝
ゲートをｐ領域内に設けているため、ターン・オフ時の
高電圧に耐え、逆電界が溝ゲートに達することはない。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイス、特
に溝堀り型デバイス（以下トレンチデバイスと呼ぶ）、
即ち半導体デバイスの主面、通常は平面下部の溝または
凹部の側壁や底壁などに少なくとも一つの電極を組み込
んだデバイスに関する。
に溝堀り型デバイス（以下トレンチデバイスと呼ぶ）、
即ち半導体デバイスの主面、通常は平面下部の溝または
凹部の側壁や底壁などに少なくとも一つの電極を組み込
んだデバイスに関する。
【０００２】
【発明が解決しようとする課題】トレンチの使用は、動
作電力レベルが高く、また動作電圧も高いＩＧＢＴ（絶
縁型ゲートバイポーラトランジスタ）などに特に有利で
ある。このようなデバイスが使用できる電圧上限値の限
界はデバイスの降伏電圧によって定まるものである。動
作電力レベルが高く、また動作電圧レベルも高いデバイ
スにとっては、オン抵抗が低く、従ってターン・オフ信
号に直ちに、そして信頼性高く応答してターン・オフ
（即ちデバイスにおける電流停止）することが重要であ
る。しかし現状では、高電流・高電圧動作と、安全でし
かも信頼性の高い制御特性という両立しない条件を満足
するデバイスを製作することは困難である。すなわち、
本発明の目的は改良された半導体デバイスを提供するこ
とである。
作電力レベルが高く、また動作電圧も高いＩＧＢＴ（絶
縁型ゲートバイポーラトランジスタ）などに特に有利で
ある。このようなデバイスが使用できる電圧上限値の限
界はデバイスの降伏電圧によって定まるものである。動
作電力レベルが高く、また動作電圧レベルも高いデバイ
スにとっては、オン抵抗が低く、従ってターン・オフ信
号に直ちに、そして信頼性高く応答してターン・オフ
（即ちデバイスにおける電流停止）することが重要であ
る。しかし現状では、高電流・高電圧動作と、安全でし
かも信頼性の高い制御特性という両立しない条件を満足
するデバイスを製作することは困難である。すなわち、
本発明の目的は改良された半導体デバイスを提供するこ
とである。
【０００３】
【課題を解決するための手段】すなわち、本発明は動作
領域の第１面から一つかそれ以上の溝（トレンチ）を延
設し、上記溝の壁領域に設けた、第１導電率形の第１半
導体領域に反転層を形成する電界効果ゲート電極によっ
て両端の電流が制御可能な少なくとも一つのｐｎ接合を
配設し、上記第１面から離れている上記溝の少なくとも
底部分を上記第１半導体領域に設けるとともに、上記第
１領域と上記の第１導電率形であるアノードとの間に設
けた第２導電率形の第２半導体領域に上記第１領域を隣
接配設し、使用のさいに上記ゲート電極を動作させて、
上記反転層によって上記第１領域および上記第２領域へ
のキャリヤ注入を開始することによって、上記反転層が
存在している間、この反転層がサイリスターのエミッタ
ーとして作用するサイリスター作用を発生する半導体ト
レンチデバイスを提供するものである。
領域の第１面から一つかそれ以上の溝（トレンチ）を延
設し、上記溝の壁領域に設けた、第１導電率形の第１半
導体領域に反転層を形成する電界効果ゲート電極によっ
て両端の電流が制御可能な少なくとも一つのｐｎ接合を
配設し、上記第１面から離れている上記溝の少なくとも
底部分を上記第１半導体領域に設けるとともに、上記第
１領域と上記の第１導電率形であるアノードとの間に設
けた第２導電率形の第２半導体領域に上記第１領域を隣
接配設し、使用のさいに上記ゲート電極を動作させて、
上記反転層によって上記第１領域および上記第２領域へ
のキャリヤ注入を開始することによって、上記反転層が
存在している間、この反転層がサイリスターのエミッタ
ーとして作用するサイリスター作用を発生する半導体ト
レンチデバイスを提供するものである。
【０００４】また、本発明は動作領域の第１面から一つ
かそれ以上の溝（トレンチ）を延設し、上記溝の壁領域
に設けた、隣接第１ｐ形領域に反転層を形成する電界効
果ゲート電極によって両端の電流が制御可能な少なくと
も一つのｐｎ接合を配設し、上記第１面から離れている
上記溝の少なくとも底部分を上記第１ｐ形領域に設ける
とともに、上記第１ｐ形領域とアノード第２ｎ形領域と
の間に設けたｎ形領域に上記第１ｐ形領域を隣接配設
し、使用のさいに上記ゲート電極を動作させて、印加す
る電位に応じて上記ゲート電極に隣接して上記反転層を
形成することによって、上記第１ｐ形領域および上記ｎ
形領域に電子を注入し、上記反転層が存在している間、
この反転層がサイリスターのエミッターとして作用する
サイリスター作用を発生する半導体トレンチデバイスを
提供するものでもある。
かそれ以上の溝（トレンチ）を延設し、上記溝の壁領域
に設けた、隣接第１ｐ形領域に反転層を形成する電界効
果ゲート電極によって両端の電流が制御可能な少なくと
も一つのｐｎ接合を配設し、上記第１面から離れている
上記溝の少なくとも底部分を上記第１ｐ形領域に設ける
とともに、上記第１ｐ形領域とアノード第２ｎ形領域と
の間に設けたｎ形領域に上記第１ｐ形領域を隣接配設
し、使用のさいに上記ゲート電極を動作させて、印加す
る電位に応じて上記ゲート電極に隣接して上記反転層を
形成することによって、上記第１ｐ形領域および上記ｎ
形領域に電子を注入し、上記反転層が存在している間、
この反転層がサイリスターのエミッターとして作用する
サイリスター作用を発生する半導体トレンチデバイスを
提供するものでもある。
【０００５】さらに、本発明は動作領域の第１面から一
つかそれ以上の溝（トレンチ）を延設し、上記溝の壁領
域に設けた、隣接第１ｐ形領域に反転層を形成する電界
効果ゲート電極によって両端の電流が制御可能な少なく
とも一つのｐｎ接合を配設し、上記第１面から離れてい
る上記溝の少なくとも底部分を上記第１ｐ形領域に設け
るとともに、上記第１ｐ形領域とアノード第２ｎ形領域
との間に設けた第１ｎ形領域に上記第１ｐ形領域を隣接
配設し、使用のさいに上記ゲート電極を動作させて、印
加する電位に応じて上記ゲート電極に隣接して上記反転
層を形成することによって、上記反転層が上記ゲート電
極の電界効果によって維持されている間、あるいは間だ
け、上記第１ｐ形領域および上記第１ｎ形領域に電子を
注入し、上記アノード第２ｐ形領域に電流を流す半導体
トレンチデバイスを提供するものでもある。
つかそれ以上の溝（トレンチ）を延設し、上記溝の壁領
域に設けた、隣接第１ｐ形領域に反転層を形成する電界
効果ゲート電極によって両端の電流が制御可能な少なく
とも一つのｐｎ接合を配設し、上記第１面から離れてい
る上記溝の少なくとも底部分を上記第１ｐ形領域に設け
るとともに、上記第１ｐ形領域とアノード第２ｎ形領域
との間に設けた第１ｎ形領域に上記第１ｐ形領域を隣接
配設し、使用のさいに上記ゲート電極を動作させて、印
加する電位に応じて上記ゲート電極に隣接して上記反転
層を形成することによって、上記反転層が上記ゲート電
極の電界効果によって維持されている間、あるいは間だ
け、上記第１ｐ形領域および上記第１ｎ形領域に電子を
注入し、上記アノード第２ｐ形領域に電流を流す半導体
トレンチデバイスを提供するものでもある。
【０００６】本発明では、上記ｐｎ接合の一方の側を構
成するさらに別なｎ形領域によりデバイスのカソード部
分を形成するのが好ましい。また、このｎ形領域がｎ＋
導電率形であるのが好ましい。さらに、上記第１ｎ形領
域がｎ−導電率形であるのが好ましい。
成するさらに別なｎ形領域によりデバイスのカソード部
分を形成するのが好ましい。また、このｎ形領域がｎ＋
導電率形であるのが好ましい。さらに、上記第１ｎ形領
域がｎ−導電率形であるのが好ましい。
【０００７】本発明の好適な実施態様では、溝はｎ＋カ
ソード拡散層を通って上記の第１ｐ形領域内部に達して
いる。ゲート電極に正電位を印加すると、溝の表面に直
接隣接する層として反転チャネルができる。そして、こ
のチャネルは第１ｐ領域を越えて設けられた第１ｎ形領
域（ｎ−ベース領域と呼ぶ）に接続する。このようにし
て、カソード第２ｎ形領域とｎ−ベース領域とを接合す
る電子の薄層によって電気路が作られる。電子がカソー
ドからｎ−ベースに注入される結果、アノード第２ｐ形
領域から正孔がベースに注入される。このため、反転層
から電子がｎ−ベースに拡散し、反転層がサイリスター
と同様な機構のエミッターとして作用することになる。
適正な電位が溝ゲートに印加されている間だけこの反転
層が存在しているため、ゲート電極を外した場合に、反
転層が潰れ、アノード／カソード間の導電がなくなると
いう意味では、この反転層は仮想的なエミッターと考え
ることができる。
ソード拡散層を通って上記の第１ｐ形領域内部に達して
いる。ゲート電極に正電位を印加すると、溝の表面に直
接隣接する層として反転チャネルができる。そして、こ
のチャネルは第１ｐ領域を越えて設けられた第１ｎ形領
域（ｎ−ベース領域と呼ぶ）に接続する。このようにし
て、カソード第２ｎ形領域とｎ−ベース領域とを接合す
る電子の薄層によって電気路が作られる。電子がカソー
ドからｎ−ベースに注入される結果、アノード第２ｐ形
領域から正孔がベースに注入される。このため、反転層
から電子がｎ−ベースに拡散し、反転層がサイリスター
と同様な機構のエミッターとして作用することになる。
適正な電位が溝ゲートに印加されている間だけこの反転
層が存在しているため、ゲート電極を外した場合に、反
転層が潰れ、アノード／カソード間の導電がなくなると
いう意味では、この反転層は仮想的なエミッターと考え
ることができる。
【０００８】溝がｐ領域内部に止まっているため、換言
すれば溝の底部がｐ領域を通ってｎ−ベース領域に達し
ていないため、デバイスのターン・オフ時、即ち非導通
時、溝の底部は存在する高電界から保護されることにな
る。４００ボルトから５，０００ボルト以上の電圧範囲
でデバイスを使用する場合、これは非常に重要である。
事実、本発明のデバイスは高い電圧での安全性および信
頼性が高い。
すれば溝の底部がｐ領域を通ってｎ−ベース領域に達し
ていないため、デバイスのターン・オフ時、即ち非導通
時、溝の底部は存在する高電界から保護されることにな
る。４００ボルトから５，０００ボルト以上の電圧範囲
でデバイスを使用する場合、これは非常に重要である。
事実、本発明のデバイスは高い電圧での安全性および信
頼性が高い。
【０００９】
【発明の実施の形態】図１および図２はそれぞれ高電力
トレンチＩＧＢＴ型半導体デバイスの要部を示す断面図
である。シリコン基体の第１面２にカソード電極１を設
けるとともに、その反対面、即ちその第２面４にアノー
ド電極３を設ける。例えば、ｎ−導電率形のシリコンの
比較的薄い平坦なスライスからシリコン基体を形成し、
これに、導電率の異なる各種材質を導入して、電気的に
異なる一連の領域を形成する。あるいは、ｐアノード領
域によってシリコン基体を形成してもよい。この場合に
は、この領域に他の領域を成長または拡散により形成す
る。図示のように、デバイス全体は、ｎ−領域５とアノ
ード電極３との間に比較的薄いｎ＋半導体層６およびｐ
＋半導体層７を有する。薄層６は好ましい層であるが、
選択的な層である。
トレンチＩＧＢＴ型半導体デバイスの要部を示す断面図
である。シリコン基体の第１面２にカソード電極１を設
けるとともに、その反対面、即ちその第２面４にアノー
ド電極３を設ける。例えば、ｎ−導電率形のシリコンの
比較的薄い平坦なスライスからシリコン基体を形成し、
これに、導電率の異なる各種材質を導入して、電気的に
異なる一連の領域を形成する。あるいは、ｐアノード領
域によってシリコン基体を形成してもよい。この場合に
は、この領域に他の領域を成長または拡散により形成す
る。図示のように、デバイス全体は、ｎ−領域５とアノ
ード電極３との間に比較的薄いｎ＋半導体層６およびｐ
＋半導体層７を有する。薄層６は好ましい層であるが、
選択的な層である。
【００１０】井戸状のｐ形半導体領域８を第１面２に隣
接して設け、溝９をそこに形成する。溝９はドーピング
したポリシリコンの領域であり、この領域はゲート電極
になり、これとｐ領域８との間に薄い外側酸化物層１０
を設ける。
接して設け、溝９をそこに形成する。溝９はドーピング
したポリシリコンの領域であり、この領域はゲート電極
になり、これとｐ領域８との間に薄い外側酸化物層１０
を設ける。
【００１１】第１面２にｎ＋半導体の小さいカソードｎ
形領域１１を形成し、その一部を酸化物層１０に接触さ
せ、一部をカソード電極１に接触させる。従って、領域
８と１１との間に形成したｐｎ接合の一端がカソード電
極によって短絡する。動作時、このカソード領域がデバ
イスのカソード部になる。
形領域１１を形成し、その一部を酸化物層１０に接触さ
せ、一部をカソード電極１に接触させる。従って、領域
８と１１との間に形成したｐｎ接合の一端がカソード電
極によって短絡する。動作時、このカソード領域がデバ
イスのカソード部になる。
【００１２】図１において、さらに別なｎ＋領域１３を
溝９の反対側に形成する。これは、製作の点からみて有
利である。この領域を設ける場合、ｎ−ベース領域５と
領域８との間にある接合上にあり、ｎ＋領域１３まで延
長するさらに別なゲート電極領域１４に対してさらに別
な接続が必要である。このゲート領域１４については、
ゲート電極９に電気的に接続するとともに、半導体から
は酸化物層１５によって分離する。表面２上に電界効果
酸化物１６を設ける。
溝９の反対側に形成する。これは、製作の点からみて有
利である。この領域を設ける場合、ｎ−ベース領域５と
領域８との間にある接合上にあり、ｎ＋領域１３まで延
長するさらに別なゲート電極領域１４に対してさらに別
な接続が必要である。このゲート領域１４については、
ゲート電極９に電気的に接続するとともに、半導体から
は酸化物層１５によって分離する。表面２上に電界効果
酸化物１６を設ける。
【００１３】図２において、ｎ＋領域１３は省略しても
よい。この場合には、別なゲート電極領域１４がゲート
電極９に対して電気的・物理的に連続化する。
よい。この場合には、別なゲート電極領域１４がゲート
電極９に対して電気的・物理的に連続化する。
【００１４】次に、デバイス動作について説明する。正
電位をゲート９および１４に印加すると、反転チャネル
１２がｐ領域８の隣接層に形成する。このため、ｎ＋カ
ソードが反転チャネルにより（図１の場合は浮動ｎ＋領
域１３を介して）にｎ−領域５に接続する。このように
して、カソード１１およびｎ−ベース５を接合する電子
の薄層によって形成される電気路が作られる。そして、
電子がカソードからｎ−ベースに注入する結果、正孔が
アノードｐ＋領域７からｎ−ベース５に注入する。緩衝
層６がｐ＋領域７からの正孔注入を抑えるため、デバイ
スのターン・オフ速度が高くなる。この層をオフ状態で
使用すると、突き抜け現象の発生を抑制することができ
る。溝９の下に設けた領域８を介して正孔が流れるた
め、ｐ領域８の電位が高くなり、ｐ領域８／ｎ＋反転層
１２接合が順方向にバイアスする。この結果、反転層１
２から電子がｎ−ベースに拡散し、上記の別なゲート電
極１４に隣接する長い経路を飛び越える。反転層の注入
モードが一旦確立されたなら、有効チャネル長さが大幅
に短くなり、サイリスター作用によりｎ−ベースの導電
率変調が強くなる。そして、ｎ＋反転層１２／ｐ領域８
／ｎ−ベース５とｐ＋アノード７との間にダイナミック
エミッターをもつサイリスターが形成する。この作用を
強めるために、ｐ領域８の濃度は１０15〜１０16ｃｍ-3
程度で、溝９の底部とｎ−領域５との間の領域厚さは１
〜３μｍ程度である。また、溝９周囲の酸化物層１０の
厚さはわずか５００Åである。
電位をゲート９および１４に印加すると、反転チャネル
１２がｐ領域８の隣接層に形成する。このため、ｎ＋カ
ソードが反転チャネルにより（図１の場合は浮動ｎ＋領
域１３を介して）にｎ−領域５に接続する。このように
して、カソード１１およびｎ−ベース５を接合する電子
の薄層によって形成される電気路が作られる。そして、
電子がカソードからｎ−ベースに注入する結果、正孔が
アノードｐ＋領域７からｎ−ベース５に注入する。緩衝
層６がｐ＋領域７からの正孔注入を抑えるため、デバイ
スのターン・オフ速度が高くなる。この層をオフ状態で
使用すると、突き抜け現象の発生を抑制することができ
る。溝９の下に設けた領域８を介して正孔が流れるた
め、ｐ領域８の電位が高くなり、ｐ領域８／ｎ＋反転層
１２接合が順方向にバイアスする。この結果、反転層１
２から電子がｎ−ベースに拡散し、上記の別なゲート電
極１４に隣接する長い経路を飛び越える。反転層の注入
モードが一旦確立されたなら、有効チャネル長さが大幅
に短くなり、サイリスター作用によりｎ−ベースの導電
率変調が強くなる。そして、ｎ＋反転層１２／ｐ領域８
／ｎ−ベース５とｐ＋アノード７との間にダイナミック
エミッターをもつサイリスターが形成する。この作用を
強めるために、ｐ領域８の濃度は１０15〜１０16ｃｍ-3
程度で、溝９の底部とｎ−領域５との間の領域厚さは１
〜３μｍ程度である。また、溝９周囲の酸化物層１０の
厚さはわずか５００Åである。
【００１５】ターン・オフ時には、反転層が除かれるた
め、サイリスターエミッター１２が潰れることになる。
さらに、このデバイスはＩＧＢＴと同様にターン・オフ
する。オン状態では、デバイスはサイリスターとトレン
チＩＧＢＴを組み合わせたものと考えることができる。
め、サイリスターエミッター１２が潰れることになる。
さらに、このデバイスはＩＧＢＴと同様にターン・オフ
する。オン状態では、デバイスはサイリスターとトレン
チＩＧＢＴを組み合わせたものと考えることができる。
【００１６】図３に、２つのチャネルとｎ＋浮動エミッ
ターによる長い経路に電流が流れる場合の初期ターン・
オン状態からの遷移状態を示す。サイリスターが動作状
態にある、図４に示した反転層注入モードへの遷移が明
示されている。オフ状態では、最大降伏電圧において、
空乏領域が溝から十分離れているように溝を設計するこ
とができる。にもかかわらず、溝が空乏領域に接触する
場合でも、溝角部に発生する電界がｐ領域８／ｎ−ベー
ス５接合における電界のピークよりもかなり低い限り、
降伏電圧は影響を受けないことを指摘しておくことは重
要である。
ターによる長い経路に電流が流れる場合の初期ターン・
オン状態からの遷移状態を示す。サイリスターが動作状
態にある、図４に示した反転層注入モードへの遷移が明
示されている。オフ状態では、最大降伏電圧において、
空乏領域が溝から十分離れているように溝を設計するこ
とができる。にもかかわらず、溝が空乏領域に接触する
場合でも、溝角部に発生する電界がｐ領域８／ｎ−ベー
ス５接合における電界のピークよりもかなり低い限り、
降伏電圧は影響を受けないことを指摘しておくことは重
要である。
【００１７】なお、図５から、ｎ−ベース領域５とｐ領
域８との接合の上に溝形井戸の底部が存在することの重
要性を理解できるはずである。この図は、デバイス降伏
電圧におけるオフ（即ち、非導通）状態時の電位分布を
示す図である。ｐ−領域内部における溝の保護性が良好
なため、その下にある接合の空乏領域が溝底部に達する
ことはない。従って、降伏電圧はこの接合によって決ま
り、溝の存在の影響を受けることはない。
域８との接合の上に溝形井戸の底部が存在することの重
要性を理解できるはずである。この図は、デバイス降伏
電圧におけるオフ（即ち、非導通）状態時の電位分布を
示す図である。ｐ−領域内部における溝の保護性が良好
なため、その下にある接合の空乏領域が溝底部に達する
ことはない。従って、降伏電圧はこの接合によって決ま
り、溝の存在の影響を受けることはない。
【００１８】ｐ領域８の設計、そのドーピングの際の濃
度分布、およびｐ領域の底部と溝底部との距離はデバイ
ス動作における重要なパラメータである。即ち、ｐ領域
と溝底部との距離が短ければ、降伏が早めに発生し、そ
して距離が大きければ、サイリスターのターン・オンを
犠牲にすることになる。
度分布、およびｐ領域の底部と溝底部との距離はデバイ
ス動作における重要なパラメータである。即ち、ｐ領域
と溝底部との距離が短ければ、降伏が早めに発生し、そ
して距離が大きければ、サイリスターのターン・オンを
犠牲にすることになる。
【００１９】図６に示す別な態様では、埋め込みｐ領域
２０を使用する。製造時に、ｎ−ベース領域２１にｐ領
域２０を選択的に埋め込んでから、ｎ−ベース２２の第
２部分をエピタキシャル成長させる。
２０を使用する。製造時に、ｎ−ベース領域２１にｐ領
域２０を選択的に埋め込んでから、ｎ−ベース２２の第
２部分をエピタキシャル成長させる。
【００２０】溝底部がｐ＋埋め込み層２０に侵入してい
る。このｐ埋め込み層が存在しているため、オフ状態で
は、溝角部は高い電界から保護されることになる。図１
および２の構成と比較した場合、製作プロセスは複雑で
あるが、オフ状態では、高い電界に対してすぐれた保護
を得ることができる。というのは、ｐ＋埋め込み層２０
のほうが、図１および２のｐ領域８の底部よりドーピン
グ度を高くできるからである。これによって、ｎ＋浮動
層１３および図１の別なゲート領域１４を設ける必要が
なくなる。
る。このｐ埋め込み層が存在しているため、オフ状態で
は、溝角部は高い電界から保護されることになる。図１
および２の構成と比較した場合、製作プロセスは複雑で
あるが、オフ状態では、高い電界に対してすぐれた保護
を得ることができる。というのは、ｐ＋埋め込み層２０
のほうが、図１および２のｐ領域８の底部よりドーピン
グ度を高くできるからである。これによって、ｎ＋浮動
層１３および図１の別なゲート領域１４を設ける必要が
なくなる。
【００２１】動作原理は図１および２と同様である。ゲ
ートに正電位を印加すると、カソートから蓄積チャネル
および反転チャネルを介してｎ−ベース２２の上左側領
域に電子が注入される。ｐ埋め込み層を介して短絡する
カソードに移動する正孔電流により、ｐ埋め込み層の電
位が高くなり、反転層１２／ｐ埋め込み層２０接合を順
方向にバイアスする。これは、反転層からの高レベルの
電子注入、従って上部ｎ−ベースの強化された導電率変
調によって実現する。また、有効チャネル長さも短くな
る。
ートに正電位を印加すると、カソートから蓄積チャネル
および反転チャネルを介してｎ−ベース２２の上左側領
域に電子が注入される。ｐ埋め込み層を介して短絡する
カソードに移動する正孔電流により、ｐ埋め込み層の電
位が高くなり、反転層１２／ｐ埋め込み層２０接合を順
方向にバイアスする。これは、反転層からの高レベルの
電子注入、従って上部ｎ−ベースの強化された導電率変
調によって実現する。また、有効チャネル長さも短くな
る。
【００２２】実際には、図７に示すように、ｎ−領域２
３を省略することができる。この場合には、上部ｐ＋拡
散層が埋め込みｐ領域２０まで延長することになる。
３を省略することができる。この場合には、上部ｐ＋拡
散層が埋め込みｐ領域２０まで延長することになる。
【００２３】図８に、２つの反転層と共に溝９を使用す
る別な態様を示す。
る別な態様を示す。
【００２４】溝両側にあるｐ領域３０、３１が溝角部を
被覆して、オフ状態においてこれらを高い電界から保護
する。ターン・オン時に、反転層がｐ領域の両者に形成
する。ｐ領域間に設けたｎ−上部領域を通ってカソード
３２、３３から電子が注入される。蓄積層３４、ｎ−ベ
ース５およびｐ＋アノード領域７の間に形成したＰＩＮ
ダイオードが動作し、その初期状態では、導通エリアお
よびｎ−ベースの上部における導電率変調プロセスがｐ
領域間のエリアに制限される。この領域における強化さ
れた導電率変調は順方向にバイアスされた蓄積層接合
（ｎ＋蓄積層３４／ｎ−ベース５接合）によるものであ
る。領域３０、３１の電位がそれぞれ反転層１２ａ、１
２ｂの電位より高くなると、反転層１２ａ／ｐ領域３０
接合および反転層１２ｂ／ｐ領域３１接合が順方向にバ
イアスされ、電子が直接反転層からｐ領域を介してｎ−
ベースに注入される。従って、導電率変調エリアがｐ領
域３０、３１上にかなり広がり、（ＰＩＮダイオードの
一部としての）蓄積層エミッター３４および（サイリス
ターの一部としての）反転層エミッター１２ａおよび１
２ｂの両者が動作状態になる。
被覆して、オフ状態においてこれらを高い電界から保護
する。ターン・オン時に、反転層がｐ領域の両者に形成
する。ｐ領域間に設けたｎ−上部領域を通ってカソード
３２、３３から電子が注入される。蓄積層３４、ｎ−ベ
ース５およびｐ＋アノード領域７の間に形成したＰＩＮ
ダイオードが動作し、その初期状態では、導通エリアお
よびｎ−ベースの上部における導電率変調プロセスがｐ
領域間のエリアに制限される。この領域における強化さ
れた導電率変調は順方向にバイアスされた蓄積層接合
（ｎ＋蓄積層３４／ｎ−ベース５接合）によるものであ
る。領域３０、３１の電位がそれぞれ反転層１２ａ、１
２ｂの電位より高くなると、反転層１２ａ／ｐ領域３０
接合および反転層１２ｂ／ｐ領域３１接合が順方向にバ
イアスされ、電子が直接反転層からｐ領域を介してｎ−
ベースに注入される。従って、導電率変調エリアがｐ領
域３０、３１上にかなり広がり、（ＰＩＮダイオードの
一部としての）蓄積層エミッター３４および（サイリス
ターの一部としての）反転層エミッター１２ａおよび１
２ｂの両者が動作状態になる。
【００２５】ゲート電位を取り去ると、蓄積層および反
転層が潰れ、高速でかつ効率の高いターン・オフ機構が
実現する。なお、この構成の場合、ゲートの両側にカソ
ード端子があるため、チャネル密度は前の構成よりも高
くなる。
転層が潰れ、高速でかつ効率の高いターン・オフ機構が
実現する。なお、この構成の場合、ゲートの両側にカソ
ード端子があるため、チャネル密度は前の構成よりも高
くなる。
【００２６】図９に示すデバイスは動作上は図８のデバ
イスと同じであるが、選択的なｎ−層４０を設けて、ｐ
領域を上下部分４１および４２に分離している点で異な
っている。
イスと同じであるが、選択的なｎ−層４０を設けて、ｐ
領域を上下部分４１および４２に分離している点で異な
っている。
【００２７】実際の高電流デバイスには、複数の溝を平
行に設けることができる。
行に設けることができる。
【００２８】図１０に、共通なｐ領域５３および横方向
ゲート１４、１５に複数の溝５０、５１、５２を設けた
構成例を示す。
ゲート１４、１５に複数の溝５０、５１、５２を設けた
構成例を示す。
【００２９】この構成の場合、チャネル密度が高くなる
が、（左側からみて）第２の溝、第３の溝などが導通に
十分に関与しない。換言すれば、第２以降の溝に関係す
る反転層接合の順方向バイアスが十分ではない。
が、（左側からみて）第２の溝、第３の溝などが導通に
十分に関与しない。換言すれば、第２以降の溝に関係す
る反転層接合の順方向バイアスが十分ではない。
【００３０】２重ゲートデバイスを図１１に示す。この
デバイスの場合、制御が強化され、また安全な動作エリ
アが広くなるが、信号をゲートに加える駆動回路が複雑
になる。この構成はＤＭＯＳゲート（Ｇ１）および溝堀
り型ゲート（Ｇ２）と呼ばれる２つのＭＯＳＦＥＴゲー
トと、関連するＭＯＳＦＥＴ素子５６、５７からなる。
Ｇ１およびＧ２の両方に正電位を加えると、デバイスが
ターン・オンする。Ｇ１およびＧ２が動作状態になる
と、デバイスが前に説明したデバイスと同様なモードで
動作する。Ｇ１が連続的にスイッチ・オフすると（Ｇ１
への電位が短い正の矩形パルスの場合）、デバイスが反
転層注入モードにスイッチする。このモードでは、反転
層１２が溝ゲートとともに形成するエミッターをもつサ
イリスターが十分に動作することになる。（Ｇ１が既に
オフである状態で）Ｇ２の正電位を取り去ると、デバイ
スがターン・オフする。直ちに反転層エミッターがなく
なり、ターン・オフ状態がそのまま続き、電荷がカソー
ドの短い端子まで広がるとともに、アノード側ではキャ
リヤの再結合速度が比較的低くなる。
デバイスの場合、制御が強化され、また安全な動作エリ
アが広くなるが、信号をゲートに加える駆動回路が複雑
になる。この構成はＤＭＯＳゲート（Ｇ１）および溝堀
り型ゲート（Ｇ２）と呼ばれる２つのＭＯＳＦＥＴゲー
トと、関連するＭＯＳＦＥＴ素子５６、５７からなる。
Ｇ１およびＧ２の両方に正電位を加えると、デバイスが
ターン・オンする。Ｇ１およびＧ２が動作状態になる
と、デバイスが前に説明したデバイスと同様なモードで
動作する。Ｇ１が連続的にスイッチ・オフすると（Ｇ１
への電位が短い正の矩形パルスの場合）、デバイスが反
転層注入モードにスイッチする。このモードでは、反転
層１２が溝ゲートとともに形成するエミッターをもつサ
イリスターが十分に動作することになる。（Ｇ１が既に
オフである状態で）Ｇ２の正電位を取り去ると、デバイ
スがターン・オフする。直ちに反転層エミッターがなく
なり、ターン・オフ状態がそのまま続き、電荷がカソー
ドの短い端子まで広がるとともに、アノード側ではキャ
リヤの再結合速度が比較的低くなる。
【００３１】図１２に、ラテラルデバイスと呼ばれる本
発明のデバイスを示す。この構成の別な例を図１３およ
び図１４に示す。デバイス本体は薄く、所望に応じて、
絶縁基体に形成できる。
発明のデバイスを示す。この構成の別な例を図１３およ
び図１４に示す。デバイス本体は薄く、所望に応じて、
絶縁基体に形成できる。
【００３２】図１２において、デバイスをｐ−基体６０
に形成する。ｐ−基体６０上にｎ−エピタキシャル層６
１を成長させる。ｎ−エピタキシャル層６１にｐ井戸を
形成し、カソード６４をｐ−基体６０に接続する。ｐ領
域６２にゲート溝９を設ける。前の場合と同様に、カソ
ード電極６４によって電気的に短絡したｐｎ接合をもつ
定位化ｎ＋領域６３にカソード接続する。シリコン基体
のカソードと同じ主面にｐ＋アノード６５を設ける。こ
れが、ラテラルデバイスと呼ぶ所以である。オフ状態で
の突き抜け現象から保護するために、またターン・オフ
速度を高くするために、ｎ緩衝層６８を設けるのが望ま
しい。
に形成する。ｐ−基体６０上にｎ−エピタキシャル層６
１を成長させる。ｎ−エピタキシャル層６１にｐ井戸を
形成し、カソード６４をｐ−基体６０に接続する。ｐ領
域６２にゲート溝９を設ける。前の場合と同様に、カソ
ード電極６４によって電気的に短絡したｐｎ接合をもつ
定位化ｎ＋領域６３にカソード接続する。シリコン基体
のカソードと同じ主面にｐ＋アノード６５を設ける。こ
れが、ラテラルデバイスと呼ぶ所以である。オフ状態で
の突き抜け現象から保護するために、またターン・オフ
速度を高くするために、ｎ緩衝層６８を設けるのが望ま
しい。
【００３３】ｎ＋埋め込み層６６（図１３に図示）を使
用して、チャネル／ｐ−基体６０間の経路を狭くし、反
転層１２が形成するエミッターをもつサイリスターを容
易にトリガーできるようにする。
用して、チャネル／ｐ−基体６０間の経路を狭くし、反
転層１２が形成するエミッターをもつサイリスターを容
易にトリガーできるようにする。
【００３４】図１４に、ＳＯＩ技術において知られてい
るように、シリコン基体７１上に形成した、この場合は
酸化物からなる絶縁層７０を示す。サファイア基板シリ
コン（ＳＯＳ）などの別な絶縁層分離（ＤＩ）技術も使
用可能である。この構成の場合、ｐ−基体に電流が流れ
ないことが利点であり、反転層サイリスターをより有効
にトリガーできる（カソード側の正孔電流の流れを酸化
物層と溝ゲートとの間に制限できる）。また、不要な電
荷が基体に蓄積することも防止できる。
るように、シリコン基体７１上に形成した、この場合は
酸化物からなる絶縁層７０を示す。サファイア基板シリ
コン（ＳＯＳ）などの別な絶縁層分離（ＤＩ）技術も使
用可能である。この構成の場合、ｐ−基体に電流が流れ
ないことが利点であり、反転層サイリスターをより有効
にトリガーできる（カソード側の正孔電流の流れを酸化
物層と溝ゲートとの間に制限できる）。また、不要な電
荷が基体に蓄積することも防止できる。
【００３５】ラテラルデバイスの動作原理は図１および
図２の場合と同じである。一旦アノード接合をターン・
オンすると、狭いｐ経路６７を通って溝ゲートの下を流
れる正孔電流が反転層／ｐベース接合を順方向にバイア
スするため、サイリスター（ｎ＋反転層１２／ｐベース
６２／ｎ−ベース６１／ｐ＋アノード６５）が始動す
る。また、反転層エミッター／ｐベース接合における拡
散および再結合によりキャリヤ濃度が高くなるため、カ
ソード側のｎ−ベースにおける電圧降下がかなり小さく
なる。この効果は、ｎ−ベース電圧降下が全体の電圧降
下の主原因である寿命の短いデバイスにとっては重要で
ある。
図２の場合と同じである。一旦アノード接合をターン・
オンすると、狭いｐ経路６７を通って溝ゲートの下を流
れる正孔電流が反転層／ｐベース接合を順方向にバイア
スするため、サイリスター（ｎ＋反転層１２／ｐベース
６２／ｎ−ベース６１／ｐ＋アノード６５）が始動す
る。また、反転層エミッター／ｐベース接合における拡
散および再結合によりキャリヤ濃度が高くなるため、カ
ソード側のｎ−ベースにおける電圧降下がかなり小さく
なる。この効果は、ｎ−ベース電圧降下が全体の電圧降
下の主原因である寿命の短いデバイスにとっては重要で
ある。
【００３６】また、反転層において正孔と電子が再結合
するため、カソード端子に達する正孔電流が少なくな
る。この結果、ラッチアップ効果が減少し、順方向にバ
イアスされる安全な動作エリアが広くなる。また、溝ゲ
ートの使用を理由とする静的ラッチアップおよび動的ラ
ッチアップに対する不活性性が高くなる。
するため、カソード端子に達する正孔電流が少なくな
る。この結果、ラッチアップ効果が減少し、順方向にバ
イアスされる安全な動作エリアが広くなる。また、溝ゲ
ートの使用を理由とする静的ラッチアップおよび動的ラ
ッチアップに対する不活性性が高くなる。
【００３７】前の場合と同様に、比較的高度にドーピン
グしたｐ領域内部に溝本体を設けるので、ブロッキング
モードにおける高い電界から保護できる。図１２、１３
および１４に示した構成では、多数の溝を一つのデバイ
スに設けることができるが、これらが相互に離れている
と、底角部における高い電界が重大な問題になる。とこ
ろが、このようなデバイスに反転層注入という考えを適
用し、ｐ領域内部に溝本体を設けると、この問題はほと
んど解決できる。
グしたｐ領域内部に溝本体を設けるので、ブロッキング
モードにおける高い電界から保護できる。図１２、１３
および１４に示した構成では、多数の溝を一つのデバイ
スに設けることができるが、これらが相互に離れている
と、底角部における高い電界が重大な問題になる。とこ
ろが、このようなデバイスに反転層注入という考えを適
用し、ｐ領域内部に溝本体を設けると、この問題はほと
んど解決できる。
【００３８】同様な構成（即ち、ｐ領域内部に溝本体を
設ける構成など）に基づけば、溝ゲート幅を広くして
も、降伏性能に影響はないどころではなく、オン状態特
性が向上する。デバイス端子は三つに過ぎず、従ってゲ
ート制御が容易になり、ラッチアップ効果が減少し、安
全な動作エリアが広くなり、カソード側の幾何学的キャ
リヤ分布がサイリスターのそれに近くなる。
設ける構成など）に基づけば、溝ゲート幅を広くして
も、降伏性能に影響はないどころではなく、オン状態特
性が向上する。デバイス端子は三つに過ぎず、従ってゲ
ート制御が容易になり、ラッチアップ効果が減少し、安
全な動作エリアが広くなり、カソード側の幾何学的キャ
リヤ分布がサイリスターのそれに近くなる。
【００３９】図１４に示したデバイスをシュミレーショ
ンしたところ、図１５に示す結果が得られた。溝ゲート
の領域の反転層注入モードにおける電流ラインを図示し
てある。
ンしたところ、図１５に示す結果が得られた。溝ゲート
の領域の反転層注入モードにおける電流ラインを図示し
てある。
【００４０】基体に過剰な電荷が蓄積しないＳＯＩ技術
を使用しているため、デバイスのターン・オフ速度が非
常に高い。
を使用しているため、デバイスのターン・オフ速度が非
常に高い。
【００４１】ラテラル構成の別な例を図１６、１７およ
び１８に示す。これらの構成例では、アノードにさらに
ｎ＋表面領域７２を設けて、これとｐ＋アノードとの間
に形成するｐｎ接合をアノード電極によって電気的に短
絡する。これによってアノード側の注入が減少するた
め、オン状態電圧降下が大きくなる。ところが、ターン
・オフ時にはアノード注入効率が低くなり、また電子電
荷が蓄積するため、ターン・オフ速度が非常に速くな
る。
び１８に示す。これらの構成例では、アノードにさらに
ｎ＋表面領域７２を設けて、これとｐ＋アノードとの間
に形成するｐｎ接合をアノード電極によって電気的に短
絡する。これによってアノード側の注入が減少するた
め、オン状態電圧降下が大きくなる。ところが、ターン
・オフ時にはアノード注入効率が低くなり、また電子電
荷が蓄積するため、ターン・オフ速度が非常に速くな
る。
【図１】本発明実施態様の断面図である。
【図２】本発明実施態様の断面図である。
【図３】これら実施態様の動作を説明する説明図であ
る。
る。
【図４】これら実施態様の動作を説明する説明図であ
る。
る。
【図５】これら実施態様の動作を説明する説明図であ
る。
る。
【図６】別な実施態様を示す図である。
【図７】別な実施態様を示す図である。
【図８】別な実施態様を示す図である。
【図９】別な実施態様を示す図である。
【図１０】別な実施態様を示す図である。
【図１１】別な実施態様を示す図である。
【図１２】本発明のラテラルデバイスを示す図である。
【図１３】本発明のラテラルデバイスを示す図である。
【図１４】本発明のラテラルデバイスを示す図である。
【図１５】上記に関する説明図である。
【図１６】本発明のラテラルデバイスの別な実施態様を
示す図である。
示す図である。
【図１７】本発明のラテラルデバイスの別な実施態様を
示す図である。
示す図である。
【図１８】本発明のラテラルデバイスの別な実施態様を
示す図である。
示す図である。
１ カソード電極 ２ 第１面 ３ アノード電極 ４ 第２面 ５ ｎ−領域 ６、７ 薄層 ８ ｐ形半導体領域 ９ 溝 １０ 酸化物層 １１ ｎ形領域 １２ 反転層 １３ ｎ＋領域 １４ ゲート電極領域 １５ 酸化物層 １６ 電界効果酸化物層 ２０ 埋め込みｐ領域 ２１ ｎ−ベース領域 ２２ ｎ−ベース ３０、３１ ｐ領域 ３２、３３ カソード ３４ 蓄積層エミッター ４０ ｎ−層 ４１、４２ 上下部分 ５０、５１、５２ 溝 ５３ ｐ領域 Ｇ１ ＤＭＯＳゲート Ｇ２ 溝ゲート ５６、５７ ＭＯＳＦＥＴ素子 ６０ ｐ−基体 ６１ ｎ−エピタキシャル層 ６２ ｐ−井戸 ６３ ｎ＋領域 ６４ カソード電極 ６５ ｐ＋アノード ６６ ｎ＋埋め込み層 ６８ ｎ緩衝層 ７０ 絶縁層 ７１ シリコン基体
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フローリン ウドレイ イギリス，シービー３ オージェイジー ケイムブリッジ，ガートン カレッジ，オ ーチャード ロッジ（番地なし)
Claims (16)
- 【請求項１】 動作領域の第１面から一つかそれ以上の
溝を延設し、上記溝の壁領域に設けた、第１導電率形の
第１半導体領域に反転層を形成する電界効果ゲート電極
によって両端の電流が制御可能な少なくとも一つのｐｎ
接合を配設し、上記第１面から離れている上記溝の少な
くとも底部分を上記第１半導体領域に設けるとともに、
上記第１領域と上記の第１導電率形であるアノードとの
間に設けた第２導電率形の第２半導体領域に上記第１領
域を隣接配設し、使用のさいに上記ゲート電極を動作さ
せて、上記反転層によって上記第１領域および上記第２
領域へのキャリヤ注入を開始することによって、上記反
転層が存在している間、この反転層がサイリスターのエ
ミッターとして作用するサイリスター作用を発生する半
導体トレンチデバイス。 - 【請求項２】 動作領域の第１面から一つかそれ以上の
溝を延設し、上記溝の壁領域に設けた、隣接第１ｐ形領
域に反転層を形成する電界効果ゲート電極によって両端
の電流が制御可能な少なくとも一つのｐｎ接合を配設
し、上記第１面から離れている上記溝の少なくとも底部
分を上記第１ｐ形領域に設けるとともに、上記第１ｐ形
領域とアノード第２ｎ形領域との間に設けたｎ形領域に
上記第１ｐ形領域を隣接配設し、使用のさいに上記ゲー
ト電極を動作させて、印加する電位に応じて上記ゲート
電極に隣接して上記反転層を形成することによって、上
記第１ｐ形領域および上記ｎ形領域に電子を注入し、上
記反転層が存在している間、この反転層がサイリスター
のエミッターとして作用するサイリスター作用を発生す
る半導体トレンチデバイス。 - 【請求項３】 動作領域の第１面から一つかそれ以上の
溝を延設し、上記溝の壁領域に設けた、隣接第１ｐ形領
域に反転層を形成する電界効果ゲート電極によって両端
の電流が制御可能な少なくとも一つのｐｎ接合を配設
し、上記第１面から離れている上記溝の少なくとも底部
分を上記第１ｐ形領域に設けるとともに、上記第１ｐ形
領域とアノード第２ｎ形領域との間に設けた第１ｎ形領
域に上記第１ｐ形領域を隣接配設し、使用のさいに上記
ゲート電極を動作させて、印加する電位に応じて上記ゲ
ート電極に隣接して上記反転層を形成することによっ
て、上記反転層が上記ゲート電極の電界効果によって維
持されている間、あるいは間だけ、上記第１ｐ形領域お
よび上記第１ｎ形領域に電子を注入し、上記アノード第
２ｐ形領域に電流を流す半導体トレンチデバイス． - 【請求項４】 上記第１ｐ形領域が、カソード電極によ
って第１ｐ形領域に短絡したカソード第２ｎ形領域を有
する請求項３のデバイス。 - 【請求項５】 さらに別な電界効果ゲート電極素子を設
けて、ゲート電位の制御の下に連続的な反転チャネルを
形成し、デバイスの電流ターン・オン時に、このチャネ
ルを上記カソード第２ｎ形領域から上記ｎ形領域まで延
長する請求項４のデバイス。 - 【請求項６】 上記の別なゲート電極を上記第１面に位
置決めした請求項５のデバイス。 - 【請求項７】 上記の別なゲート電極素子を上記の第１
電界効果ゲート電極に電気的かつ物理的に連続化した請
求項５または６のデバイス。 - 【請求項８】 上記の別なゲート電極を上記の第１電界
効果ゲート電極から物理的に分離した請求項５または６
のデバイス。 - 【請求項９】 上記ｐ形領域を埋設し、この領域と上記
ｎ形領域との界面を上記第１面の下にした請求項４のデ
バイス。 - 【請求項１０】 上記溝の横断面形状が実質的に矩形
で、この溝の、上記第１面から離れている２つの底角部
を上記ｐ形領域に設けた請求項４のデバイス。 - 【請求項１１】 上記ｎ形領域が上記溝の底壁領域に当
接し、この底領域両側にある上記溝の壁部分をｐ形領域
に設けた請求項４のデバイス。 - 【請求項１２】 上記壁部分が上記溝それぞれの底角部
になる請求項１１のデバイス。 - 【請求項１３】 上記第１ゲート電極および上記の別な
ゲート電極を電気的に分離することによって、それぞれ
に個々のゲート信号を加えるようにした請求項８のデバ
イス。 - 【請求項１４】 上記アノードを上記第１面に設けるこ
とによって、アノード／カソード間においてデバイスに
電流を横方向に流す請求項４のデバイス。 - 【請求項１５】 上記ｐ形領域および上記ｎ形領域を共
通の絶縁面に形成した請求項１４のデバイス。 - 【請求項１６】 上記ｎ形物質がｎ−導電率形である請
求項４のデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9701210.8 | 1997-01-21 | ||
| GB9701210A GB2321337B (en) | 1997-01-21 | 1997-01-21 | Improvements in or relating to semiconductor devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209432A true JPH10209432A (ja) | 1998-08-07 |
Family
ID=10806357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10021415A Pending JPH10209432A (ja) | 1997-01-21 | 1998-01-19 | 半導体デバイスの改良 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6091107A (ja) |
| EP (1) | EP0854518A1 (ja) |
| JP (1) | JPH10209432A (ja) |
| GB (1) | GB2321337B (ja) |
Cited By (5)
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| JP2019054043A (ja) * | 2017-09-13 | 2019-04-04 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
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|---|---|---|---|---|
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| JP3764343B2 (ja) * | 2001-02-28 | 2006-04-05 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2006344759A (ja) * | 2005-06-08 | 2006-12-21 | Sharp Corp | トレンチ型ｍｏｓｆｅｔ及びその製造方法 |
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| JP2008288386A (ja) | 2007-05-17 | 2008-11-27 | Hitachi Ltd | 半導体装置 |
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