JPH02209005A - ディジタルアッテネータ - Google Patents
ディジタルアッテネータInfo
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- JPH02209005A JPH02209005A JP1030679A JP3067989A JPH02209005A JP H02209005 A JPH02209005 A JP H02209005A JP 1030679 A JP1030679 A JP 1030679A JP 3067989 A JP3067989 A JP 3067989A JP H02209005 A JPH02209005 A JP H02209005A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＭＳＢ （最上位ビット）ファーストの直線ＰＣＭシリ
アルデークに対して一定の減衰を与えるためのディジタ
ルアッテネータに関し、 より回路規模が小さいシリアル乗算型のディジタルアッ
テネータにおいて、Ｓ／Ｐ変換−Ｐ／Ｓ変換及びＰ／Ｓ
変換−３／Ｐ変換を行わなくて済むようにすることを目
的とし、 ｎ （ｎ＞１）ビットのＭＳＢファースト直、ＩＪＰＣ
Ｍシリアル入力データに対して減衰係数を与えるパラレ
ルｍ（ｍ＞１）ビットの係数設定部と、該入力データと
該係数とを各ビット毎に乗算してｍビットのパラレル出
力を発生する乗算部と、該乗算部の乗算値を一方の加算
入力とするｍ＋ｎビットパラレル出力の加算部と、該加
算部から出力された加算値を入力データに同期したクロ
ックにより次の上位ビットに対するｍ＋ｎ−１ビットの
パラレル加算値として該加算部の他方の入力に与え該乗
算値の各ビットに加算すると共にｍ＋ｎビットのＭＳＢ
ファーストシリアルデータを順次出力するレジスタとで
構成する。
アルデークに対して一定の減衰を与えるためのディジタ
ルアッテネータに関し、 より回路規模が小さいシリアル乗算型のディジタルアッ
テネータにおいて、Ｓ／Ｐ変換−Ｐ／Ｓ変換及びＰ／Ｓ
変換−３／Ｐ変換を行わなくて済むようにすることを目
的とし、 ｎ （ｎ＞１）ビットのＭＳＢファースト直、ＩＪＰＣ
Ｍシリアル入力データに対して減衰係数を与えるパラレ
ルｍ（ｍ＞１）ビットの係数設定部と、該入力データと
該係数とを各ビット毎に乗算してｍビットのパラレル出
力を発生する乗算部と、該乗算部の乗算値を一方の加算
入力とするｍ＋ｎビットパラレル出力の加算部と、該加
算部から出力された加算値を入力データに同期したクロ
ックにより次の上位ビットに対するｍ＋ｎ−１ビットの
パラレル加算値として該加算部の他方の入力に与え該乗
算値の各ビットに加算すると共にｍ＋ｎビットのＭＳＢ
ファーストシリアルデータを順次出力するレジスタとで
構成する。
本発明は、ディジタルアッテネータに関し、特にＭＳＢ
（最上位ビット）ファーストの直線ＰＣＭシリアルデ
ータに対して一定の減衰を与えるためのディジタルアッ
テネータに関するものである。
（最上位ビット）ファーストの直線ＰＣＭシリアルデ
ータに対して一定の減衰を与えるためのディジタルアッ
テネータに関するものである。
音声符号化器等においては、Ａ／Ｄ変換された直線ＰＣ
Ｍ信号に対し、μ／Ａ−ＰＣＭ符号変換を行う際に基準
レベル値に差が生じる。
Ｍ信号に対し、μ／Ａ−ＰＣＭ符号変換を行う際に基準
レベル値に差が生じる。
このため、直線ＰＣＭ信号から、／Ａ−ＰＣＭ信号に変
換する前に直線ＰＣＭ信号に対して成る一定値の減衰を
与えるディジタルアッテネータを用いてレベル差を一敗
させる必要がある。
換する前に直線ＰＣＭ信号に対して成る一定値の減衰を
与えるディジタルアッテネータを用いてレベル差を一敗
させる必要がある。
第４図（ａ）は斯かるディジタルアッテネータの一例を
示したもので、１１はＭＳＢファーストの直線ＰＣＭシ
リアルデータをパラレルデータに変換するＳ／Ｐ （直
列／並列）変換回路、はＳ／Ｐ変換回路１１からのパラ
レルデータをＬＳＢ （最下位ビット）ファーストのシ
リアルデータに変換するＰ／Ｓ変換回路、１３は減衰係
数（パラレル）を設定する係数設定部、１４はＰ／Ｓｊ
ｌ：換回路１２からのシリアルデータと係数設定部１３
からのパラレル係数とを乗算してＬＳＢファーストのシ
リアルデータを出力する直並列乗算回路、１５は直並列
乗算回路１４から出力されるシリアルデータをパラレル
データに変換するＳ／Ｐ変換回路、そして１６はパラレ
ルデータをＭＳＢファーストの直線ＰＣＭシリアルデー
タに変換するＰ／Ｓ変換回路である。
示したもので、１１はＭＳＢファーストの直線ＰＣＭシ
リアルデータをパラレルデータに変換するＳ／Ｐ （直
列／並列）変換回路、はＳ／Ｐ変換回路１１からのパラ
レルデータをＬＳＢ （最下位ビット）ファーストのシ
リアルデータに変換するＰ／Ｓ変換回路、１３は減衰係
数（パラレル）を設定する係数設定部、１４はＰ／Ｓｊ
ｌ：換回路１２からのシリアルデータと係数設定部１３
からのパラレル係数とを乗算してＬＳＢファーストのシ
リアルデータを出力する直並列乗算回路、１５は直並列
乗算回路１４から出力されるシリアルデータをパラレル
データに変換するＳ／Ｐ変換回路、そして１６はパラレ
ルデータをＭＳＢファーストの直線ＰＣＭシリアルデー
タに変換するＰ／Ｓ変換回路である。
第４図（ロ）は同図（ａ）に示した直並列乗算回路１４
の具体的な構成を示したもので、２１ｔ〜２１゜は係数
設定部１３からのｍビットのＭＳＢ側からＬＳＢ側のパ
ラレル係数データをそれぞれＰ／Ｓ変換回路１２からの
ＬＳＢファーストシリアルデータに掛ける乗算器（ＡＮ
Ｄゲート）、２２．〜２２、は乗算器２１＋〜２１．の
各出力と遅延器２３、〜２３．でＬＳＢファーストシリ
アルデータの入力タイミングの遅延時間（Ｚ−’）分だ
け遅延された前回の乗算値と遅延器２４．〜２４．でや
はりタイミング合わせされた上位ビット側からの加算出
力とをそれぞれ加算する全加算器である。
の具体的な構成を示したもので、２１ｔ〜２１゜は係数
設定部１３からのｍビットのＭＳＢ側からＬＳＢ側のパ
ラレル係数データをそれぞれＰ／Ｓ変換回路１２からの
ＬＳＢファーストシリアルデータに掛ける乗算器（ＡＮ
Ｄゲート）、２２．〜２２、は乗算器２１＋〜２１．の
各出力と遅延器２３、〜２３．でＬＳＢファーストシリ
アルデータの入力タイミングの遅延時間（Ｚ−’）分だ
け遅延された前回の乗算値と遅延器２４．〜２４．でや
はりタイミング合わせされた上位ビット側からの加算出
力とをそれぞれ加算する全加算器である。
第５図（ａ）はパラレル乗算回路を用いたディジタルア
ッテネータを示したもので、ＭＳＢファーストシリアル
直線ＰＣＭデータをＳ／Ｐ変換回路３１でｎビットのパ
ラレルデータに変換し、係数設定部３２からのｍビット
とパラレル乗算回路３３で並列に乗算し、その乗算出力
をＰ／Ｓ変換回路３４でシリアルデータに・変換してＭ
ＳＢファーストの直線ＰＣＭデータを出力する。
ッテネータを示したもので、ＭＳＢファーストシリアル
直線ＰＣＭデータをＳ／Ｐ変換回路３１でｎビットのパ
ラレルデータに変換し、係数設定部３２からのｍビット
とパラレル乗算回路３３で並列に乗算し、その乗算出力
をＰ／Ｓ変換回路３４でシリアルデータに・変換してＭ
ＳＢファーストの直線ＰＣＭデータを出力する。
この場合のパラレル乗算回路３３が第５図（ロ）に示さ
れており、これは例えば４ビットのシリアル入力データ
Ｘ、〜ｘ３と４ビットの減衰係数ｙ０〜ｙ、とをそれぞ
れ乗算器Ｍで乗算して８ビットのパラレル出力Ｐゆ〜Ｐ
、を出力するものである。
れており、これは例えば４ビットのシリアル入力データ
Ｘ、〜ｘ３と４ビットの減衰係数ｙ０〜ｙ、とをそれぞ
れ乗算器Ｍで乗算して８ビットのパラレル出力Ｐゆ〜Ｐ
、を出力するものである。
このようにして、直線ＰＣＭデータに対して減衰係数を
直並列乗算（シリアル乗算）又はパラレル乗算すること
により所望の減衰を行っている。
直並列乗算（シリアル乗算）又はパラレル乗算すること
により所望の減衰を行っている。
（発明が解決しようとする課題）
第４図に示すディジタルアッテネータにおいては、直並
列乗算回路の入力データはＬＳＢファーストのシリアル
データでなければならず、そのためにＭＳＢファースト
データをＬＳＢファーストデータに変換するためのＳ／
Ｐ変換−Ｐ／Ｓ変換及びＰ／Ｓ変換−Ｓ／Ｐ変換が必要
となる。
列乗算回路の入力データはＬＳＢファーストのシリアル
データでなければならず、そのためにＭＳＢファースト
データをＬＳＢファーストデータに変換するためのＳ／
Ｐ変換−Ｐ／Ｓ変換及びＰ／Ｓ変換−Ｓ／Ｐ変換が必要
となる。
また、第５図に示すディジタルアッテネータにおいては
、パラレル乗算を行うためにＳ／Ｐ変換及びＰ／Ｓ変換
が必要であり、加えてパラレル乗算回路自体にｍＸｎ個
の乗算器が必要となる。
、パラレル乗算を行うためにＳ／Ｐ変換及びＰ／Ｓ変換
が必要であり、加えてパラレル乗算回路自体にｍＸｎ個
の乗算器が必要となる。
このように従来のディジタルアッテネータでは、いずれ
も回路規模が大きいという問題点があった。
も回路規模が大きいという問題点があった。
従って、本発明は、ＭＳＢファーストの直線ＰＣＭシリ
アルデータに対して一定の減衰を与えるため、第４図に
示すようなより回路規模が小さいシリアル乗算型のディ
ジタルアッテネータにおいて、Ｓ／Ｐ変換−Ｐ／Ｓ変換
及びＰ／Ｓ変換−３／Ｐ変換を行わな（て済むようにす
ることを目的とする。
アルデータに対して一定の減衰を与えるため、第４図に
示すようなより回路規模が小さいシリアル乗算型のディ
ジタルアッテネータにおいて、Ｓ／Ｐ変換−Ｐ／Ｓ変換
及びＰ／Ｓ変換−３／Ｐ変換を行わな（て済むようにす
ることを目的とする。
（作 用〕
まず、通常の乗算について考えてみると、〔課題を解決
するための手段］ 上記のＩＩ！を解決するため、本発明に係るディジタル
アッテネータでは、第１図に概念的に示すように、ｎ
（ｎ＞１）ビットのＭＳＢファースト直線ＰＣＭシリア
ル入力データに対して減衰係数を与えるパラレルｍ（ｍ
＞１）ビットの係数設定部ｌと、該入力データと該係数
とを各ビット毎に乗算してｍビットのパラレル出力を発
生する乗算部２と、該乗算部２の乗算値を一方の加算入
力とするｍ＋ｎビットパラレル出力の加算部３と、該加
算部３から出力された加算値を入力データに同期したク
ロックにより次の上位ビットに対するｍ＋ｎ−１ビット
のパラレル加算値として該加算部３の他方の入力に与え
該乗算値の各ビットに加算すると共にｍ＋ｎビットのＭ
ＳＢファーストシリアルデータをｌｌｌｉ次出力するレ
ジスタ４とを備えている。
するための手段］ 上記のＩＩ！を解決するため、本発明に係るディジタル
アッテネータでは、第１図に概念的に示すように、ｎ
（ｎ＞１）ビットのＭＳＢファースト直線ＰＣＭシリア
ル入力データに対して減衰係数を与えるパラレルｍ（ｍ
＞１）ビットの係数設定部ｌと、該入力データと該係数
とを各ビット毎に乗算してｍビットのパラレル出力を発
生する乗算部２と、該乗算部２の乗算値を一方の加算入
力とするｍ＋ｎビットパラレル出力の加算部３と、該加
算部３から出力された加算値を入力データに同期したク
ロックにより次の上位ビットに対するｍ＋ｎ−１ビット
のパラレル加算値として該加算部３の他方の入力に与え
該乗算値の各ビットに加算すると共にｍ＋ｎビットのＭ
ＳＢファーストシリアルデータをｌｌｌｉ次出力するレ
ジスタ４とを備えている。
ｌ＾ ２＾÷１８ ・・・・・・ ３Ｃ＋４８４
にれは、ＬＳＢファーストによる演算手法であり、これ
をＭＳＢファーストによる演算手法で行うとすると、 ｌ＾ ２Ａ＋ＩＢ ・・・・・・ ３Ｃ＋４８４
ＣとなってＬＳＢファーストの場合と同じ乗算結果が得
られることが分かる０本発明はこの後者の演算手法で構
成したものである。
にれは、ＬＳＢファーストによる演算手法であり、これ
をＭＳＢファーストによる演算手法で行うとすると、 ｌ＾ ２Ａ＋ＩＢ ・・・・・・ ３Ｃ＋４８４
ＣとなってＬＳＢファーストの場合と同じ乗算結果が得
られることが分かる０本発明はこの後者の演算手法で構
成したものである。
即ち、本発明では、ｎビットのＭＳＢファースト直線Ｐ
ＣＭシリアル入力データに対して係数設定部ｌからのパ
ラレルｍビットの減衰係数とを乗算部２において各ビッ
ト毎に乗算する。
ＣＭシリアル入力データに対して係数設定部ｌからのパ
ラレルｍビットの減衰係数とを乗算部２において各ビッ
ト毎に乗算する。
このｍビットの乗算値は加算部３に送られるが、レジス
タ４から加算部３へ送られるｍ＋ｎビットの出力値は最
初は“０゛であるため、加算部３からのｍ＋ｎビット出
力は乗算値そのものとなってレジスタ４に入力される。
タ４から加算部３へ送られるｍ＋ｎビットの出力値は最
初は“０゛であるため、加算部３からのｍ＋ｎビット出
力は乗算値そのものとなってレジスタ４に入力される。
そして、レジスタ４では加算部３からのｍ＋ｎビットを
個々にラッチし入力データと同期したクロンク毎に加算
部３に与える。但し、この場合、レジスタ４から加算部
３に与えられるｍ＋ｎ−１ビットのパラレルデータは各
ビットの次の上位のビットとシフト加算される。
個々にラッチし入力データと同期したクロンク毎に加算
部３に与える。但し、この場合、レジスタ４から加算部
３に与えられるｍ＋ｎ−１ビットのパラレルデータは各
ビットの次の上位のビットとシフト加算される。
このようにして加算部３は乗算部２に入力データが１ビ
ットづつ与えられる度に乗算値とレジスタ出力とのシフ
ト加算を各ビット毎に行い、入力データの全ｎピット分
続ける。これにより、入力データのｎビット分について
全加算を終了しレジスタ４から順次ＭＳＢファーストシ
リアルデータとして出力する。
ットづつ与えられる度に乗算値とレジスタ出力とのシフ
ト加算を各ビット毎に行い、入力データの全ｎピット分
続ける。これにより、入力データのｎビット分について
全加算を終了しレジスタ４から順次ＭＳＢファーストシ
リアルデータとして出力する。
このようにして、Ｓ／Ｐ変換、Ｐ／Ｓ変換を用いずに減
衰動作を行うことができる。
衰動作を行うことができる。
第２図は、本発明に係るディジタルアッテネータの一実
施例を示したもので、この実施例では、係数設定部１か
らの減衰係数はパラレルｍビット−１８ビットであり、
乗算部２は、係数設定部１からの１８ビットの各ビット
についてｎ＝１６ビットのＭＳＢファーストの直線ＰＣ
Ｍ入力データＡ−Ｐとの乗算を行う乗算器としてのＡＮ
Ｄゲート２．〜２８．で構成され、ＡＮＤゲート２１が
ＬＳＢ側であり、ＡＮＤゲート２１゜がＭＳＢ側となっ
ている。また、加算器３はＡＮＤゲート２．〜２、の各
出力をＸ端子に入力し、Ｘ端子にレジスタ４からの出力
値を入力すると共に加算出力を出力端子Ｓからレジスタ
４に送るｍ＋ｎ＝３４個の加算器３１〜３，４で構成さ
れており、この内、ＬＳＢ側の加算器３ＩのＸ端子は接
地されて０°゛に固定されており、加算器３１．〜３，
４のＸ端子も接地されて”０°゛に固定されている。各
加算器の端子ＣＯは桁上げ出力端子であり、次の上位ビ
ットの加算器の桁上げ入力端子Ｃに順々に接続されてい
る、更にレジスタ４は、加算器３．〜３３．の出力端子
Ｓからの各加算出力を入力データに同期したクロックＣ
ＬＫによってラッチし且つクロックＣＬＫによって出力
したデータを次の上位ビットの加算器３ｔ〜３ｏの入力
端子Ｙに与えるラッチ回路（Ｄ−ＦＦ）４１〜４．４で
構成されており、最後のラッチ回路４□からＭＳＢファ
ーストの直線ＰＣＭシリアルデータが出力されるように
なっている。尚、各ラッチ回路４．〜４３．にはシリア
ルデータが出力し終わった時にリセットするためのクリ
ア信号ＣＬＲが各クリア端子に与えられるようになって
いる。
施例を示したもので、この実施例では、係数設定部１か
らの減衰係数はパラレルｍビット−１８ビットであり、
乗算部２は、係数設定部１からの１８ビットの各ビット
についてｎ＝１６ビットのＭＳＢファーストの直線ＰＣ
Ｍ入力データＡ−Ｐとの乗算を行う乗算器としてのＡＮ
Ｄゲート２．〜２８．で構成され、ＡＮＤゲート２１が
ＬＳＢ側であり、ＡＮＤゲート２１゜がＭＳＢ側となっ
ている。また、加算器３はＡＮＤゲート２．〜２、の各
出力をＸ端子に入力し、Ｘ端子にレジスタ４からの出力
値を入力すると共に加算出力を出力端子Ｓからレジスタ
４に送るｍ＋ｎ＝３４個の加算器３１〜３，４で構成さ
れており、この内、ＬＳＢ側の加算器３ＩのＸ端子は接
地されて０°゛に固定されており、加算器３１．〜３，
４のＸ端子も接地されて”０°゛に固定されている。各
加算器の端子ＣＯは桁上げ出力端子であり、次の上位ビ
ットの加算器の桁上げ入力端子Ｃに順々に接続されてい
る、更にレジスタ４は、加算器３．〜３３．の出力端子
Ｓからの各加算出力を入力データに同期したクロックＣ
ＬＫによってラッチし且つクロックＣＬＫによって出力
したデータを次の上位ビットの加算器３ｔ〜３ｏの入力
端子Ｙに与えるラッチ回路（Ｄ−ＦＦ）４１〜４．４で
構成されており、最後のラッチ回路４□からＭＳＢファ
ーストの直線ＰＣＭシリアルデータが出力されるように
なっている。尚、各ラッチ回路４．〜４３．にはシリア
ルデータが出力し終わった時にリセットするためのクリ
ア信号ＣＬＲが各クリア端子に与えられるようになって
いる。
次に第２図の実施例の動作を第３図に示したタイムチャ
ートに従って説明する。
ートに従って説明する。
ＭＳＢファーストの１６ビットシリアル直線ＰＣＭ信号
は１ビットづつＡＮＤゲート２１〜２１に共通に入力さ
れ係数設定部１からの１８ビットとそれぞれ乗算され、
それぞれ加算器３１〜３．。
は１ビットづつＡＮＤゲート２１〜２１に共通に入力さ
れ係数設定部１からの１８ビットとそれぞれ乗算され、
それぞれ加算器３１〜３．。
の端子Ｘに与えられる。
このとき、第３図に示すように最初の入力データ（１ビ
ット）をＡとし、係数を１−１８とすると、加算器３１
〜３＋ａの端子Ｘに与えられる値はＩＡ−１８Ａとなる
（第３図の（ａ）参照）、そして、このときのレジスタ
４におけるラッチ回路４１〜Ｌｓの初期出力は“０”で
あるから各加算器の入力端子Ｙは“Ｏ”であり、従って
各加算器の出力端子Ｓは入力端子Ｘの値ＩＡ−１８Ａを
そのまま出力してラッチ回路４１〜４１の入力端子りに
入力しクロックＣＬＫによりラッチされて出力ＩＡ〜１
８Ａを発生する。
ット）をＡとし、係数を１−１８とすると、加算器３１
〜３＋ａの端子Ｘに与えられる値はＩＡ−１８Ａとなる
（第３図の（ａ）参照）、そして、このときのレジスタ
４におけるラッチ回路４１〜Ｌｓの初期出力は“０”で
あるから各加算器の入力端子Ｙは“Ｏ”であり、従って
各加算器の出力端子Ｓは入力端子Ｘの値ＩＡ−１８Ａを
そのまま出力してラッチ回路４１〜４１の入力端子りに
入力しクロックＣＬＫによりラッチされて出力ＩＡ〜１
８Ａを発生する。
次にＭＳＢファーストシリアルデータＢが乗算部２に入
力されると、ＡＮＤゲート２．〜２１．はそれぞれＩＢ
〜１８Ｂなる値を出力する。
力されると、ＡＮＤゲート２．〜２１．はそれぞれＩＢ
〜１８Ｂなる値を出力する。
この出力値ＩＢ〜１８Ｂは同様にして加算器３１〜３＋
ａの端子Ｘに与えられるが、このときには加・算器３富
〜３１．の入力端子Ｙにはそれぞれラッチ回路４１〜４
．−１の出力が与えられているので、それぞれの加算値
が出力端子Ｓから出力されてそれぞれ次の上位ビットの
ラッチ回路の入力端子りに与えられる。
ａの端子Ｘに与えられるが、このときには加・算器３富
〜３１．の入力端子Ｙにはそれぞれラッチ回路４１〜４
．−１の出力が与えられているので、それぞれの加算値
が出力端子Ｓから出力されてそれぞれ次の上位ビットの
ラッチ回路の入力端子りに与えられる。
また、ラッチ回路４．１の出力は１８Ａであったので、
入力データがＢのときの加算器３＋ｑの入力端子Ｙの入
力値は１８Ａとなり、Ｘ−０であるから出力端子Ｓには
１８Ａが出力されてラッチ回路４１９にラッチされる。
入力データがＢのときの加算器３＋ｑの入力端子Ｙの入
力値は１８Ａとなり、Ｘ−０であるから出力端子Ｓには
１８Ａが出力されてラッチ回路４１９にラッチされる。
この結果、第３図に示すように、入力データがＢのとき
にはラッチ回路４１〜４１．の出力はＩＢ。
にはラッチ回路４１〜４１．の出力はＩＢ。
２Ｂ＋１ａ （ａはデータＡの桁上げ部分を除いたデー
タである）、−１７Ｂ＋１６ａ％１８Ｂ＋１７ａとなる
（第３図の（ａ）゛参照）。
タである）、−１７Ｂ＋１６ａ％１８Ｂ＋１７ａとなる
（第３図の（ａ）゛参照）。
更に入力データがＣのときには第３図（ａ）”のように
ラッチ回路４．〜４１．にはそれぞれＩＣ，２Ｃ＋１ｂ
、・・・１７Ｃ＋１６ｂ、１８Ｃ＋１７ｂがラッチされ
る。尚、この場合の１６ｂとは第３図（ａ）°における
１６Ｂ＋１５ａの桁上げ部分を除いた加算値を示し、１
７ｂとは同様にして１７Ｂ＋１６ａの桁上げ部分を除い
た加算値を示している。
ラッチ回路４．〜４１．にはそれぞれＩＣ，２Ｃ＋１ｂ
、・・・１７Ｃ＋１６ｂ、１８Ｃ＋１７ｂがラッチされ
る。尚、この場合の１６ｂとは第３図（ａ）°における
１６Ｂ＋１５ａの桁上げ部分を除いた加算値を示し、１
７ｂとは同様にして１７Ｂ＋１６ａの桁上げ部分を除い
た加算値を示している。
このようにしてランチ回路によって順次１ビットづつシ
フトしたデータの加算が行われている。
フトしたデータの加算が行われている。
このような動作をＭＳＢファーストのシリアル入力デー
タの１６ビット分について順次行い終わった時点では、
第３図に示すように、ラッチ回路４３３〜４＋＊にデー
タ１８ａ〜１８ｏがラッチされ、ラッチ回路４゜〜４１
にデータ１８ｐ＋１７ｏ〜ＩＰがラッチされることにな
る。従って、レジスタ４から加算部３に与えられるパラ
レルビット数はｍ＋ｎ−１＝３３である。
タの１６ビット分について順次行い終わった時点では、
第３図に示すように、ラッチ回路４３３〜４＋＊にデー
タ１８ａ〜１８ｏがラッチされ、ラッチ回路４゜〜４１
にデータ１８ｐ＋１７ｏ〜ＩＰがラッチされることにな
る。従って、レジスタ４から加算部３に与えられるパラ
レルビット数はｍ＋ｎ−１＝３３である。
尚、第３図に示したデータＳは桁上げで乗算値の極性に
影響を与えないようにするために１８ａと同じデータを
示すものである。
影響を与えないようにするために１８ａと同じデータを
示すものである。
そして、クロックが引き続いて各ラッチ回路に与えられ
ると、加算器３！４の出力端子Ｓからラッチ回路４，４
を経て出力されるデータ１８ａを初めとして順次ＭＳＢ
ファーストのシリアルデータがラッチ回路４３．から送
出される。この場合、乗算により３４ビットのシリアル
データが出力されるが後の処理で上位１６〜１８ビット
のみ選択されて使用されることになる。また、３４ビッ
ト分送出し終わった時点でクリア出力により各ラッチ回
路の出力はクリアされる。
ると、加算器３！４の出力端子Ｓからラッチ回路４，４
を経て出力されるデータ１８ａを初めとして順次ＭＳＢ
ファーストのシリアルデータがラッチ回路４３．から送
出される。この場合、乗算により３４ビットのシリアル
データが出力されるが後の処理で上位１６〜１８ビット
のみ選択されて使用されることになる。また、３４ビッ
ト分送出し終わった時点でクリア出力により各ラッチ回
路の出力はクリアされる。
このように、本発明に係るディジタルアッテネータによ
れば、ＭＳＢファーストの入力データと減衰係数とをＭ
ＳＢ側から乗算して行き、レジスタにラッチして順次シ
フトしながら入力データと減衰係数との乗算値に加算し
てｍ＋ｎビット分レジスタにラッチして出力するように
構成したので、ＭＳＢファーストのシリアル入力データ
をＳ／Ｐ変換及びＰ／Ｓ変換を必要とせずにそのまま演
算することができるので、回路規模の小さなディジタル
アッテネータが実現できる。
れば、ＭＳＢファーストの入力データと減衰係数とをＭ
ＳＢ側から乗算して行き、レジスタにラッチして順次シ
フトしながら入力データと減衰係数との乗算値に加算し
てｍ＋ｎビット分レジスタにラッチして出力するように
構成したので、ＭＳＢファーストのシリアル入力データ
をＳ／Ｐ変換及びＰ／Ｓ変換を必要とせずにそのまま演
算することができるので、回路規模の小さなディジタル
アッテネータが実現できる。
一夕を示したブロック図、である。
第１図において、
１・・・係数設定部、
２・・・乗算部、
３・・・加算部、
４・・・レジスタ。
図中、同一符号は同−又は相当部分を示す。
Claims (1)
- ｎ（ｎ＞１）ビットのＭＳＢファースト直線ＰＣＭシリ
アル入力データに対して減衰係数を与えるパラレルｍ（
ｍ＞１）ビットの係数設定部（１）と、該入力データと
該係数とを各ビット毎に乗算してｍビットのパラレル出
力を発生する乗算部（２）と、該乗算部（２）の乗算値
を一方の加算入力とするｍ＋ｎビットパラレル出力の加
算部（３）と、該加算部（３）から出力された加算値を
入力データに同期したクロックにより次の上位ビットに
対するｍ＋ｎ−１ビットのパラレル加算値として該加算
部（３）の他方の入力に与え該乗算値の各ビットに加算
すると共にｍ＋ｎビットのＭＳＢファーストシリアルデ
ータを順次出力するレジスタ（４）と、を備えたことを
特徴とするディジタルアッテネータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030679A JPH02209005A (ja) | 1989-02-09 | 1989-02-09 | ディジタルアッテネータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030679A JPH02209005A (ja) | 1989-02-09 | 1989-02-09 | ディジタルアッテネータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02209005A true JPH02209005A (ja) | 1990-08-20 |
Family
ID=12310387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1030679A Pending JPH02209005A (ja) | 1989-02-09 | 1989-02-09 | ディジタルアッテネータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02209005A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006238293A (ja) * | 2005-02-28 | 2006-09-07 | Yamaha Corp | Ｄ級増幅器 |
-
1989
- 1989-02-09 JP JP1030679A patent/JPH02209005A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006238293A (ja) * | 2005-02-28 | 2006-09-07 | Yamaha Corp | Ｄ級増幅器 |
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