JPH08172343A - Ｉｉｒ型ディジタルフィルタの構成方法 - Google Patents
Ｉｉｒ型ディジタルフィルタの構成方法Info
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- JPH08172343A JPH08172343A JP6333449A JP33344994A JPH08172343A JP H08172343 A JPH08172343 A JP H08172343A JP 6333449 A JP6333449 A JP 6333449A JP 33344994 A JP33344994 A JP 33344994A JP H08172343 A JPH08172343 A JP H08172343A
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
- H03H17/0461—Quantisation; Rounding; Truncation; Overflow oscillations or limit cycles eliminating measures
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 ＤＣリミットサイクルの発生を抑止し、ＤＣ
リミットサイクルの発生によるＳＮ比の劣化を防止する
ようなＩＩＲ型ディジタルフィルタの構成方法を提供す
る。 【構成】 加算器１には、加算器２６の出力Ｙ（ｎ）と
共に、ディザ発生回路２からのディザ出力が供給されて
いる。加算器２６の出力Ｙ（ｎ）は、この加算器１で、
ハードウェア上でのより短い方の語長のＬＳＢより１ビ
ット下位側のビット（ＬＳＢ／２の桁）に対して混入さ
れ、遅延回路３０に供給される。これは例えば、この短
い方の語調が遅延回路３０に用いられているＲＡＭの語
長である３２ビットだとした場合、３３ビット目にディ
ザが混入される。この、ディザを混入されたデータＹ
（ｎ）は、遅延回路３０が対応しているビット数になる
よう、下位ビットを切り捨てられ、次のタイミングの出
力データＹ’（ｎ−１）として遅延回路３０に供給さ
れ、記憶される。
リミットサイクルの発生によるＳＮ比の劣化を防止する
ようなＩＩＲ型ディジタルフィルタの構成方法を提供す
る。 【構成】 加算器１には、加算器２６の出力Ｙ（ｎ）と
共に、ディザ発生回路２からのディザ出力が供給されて
いる。加算器２６の出力Ｙ（ｎ）は、この加算器１で、
ハードウェア上でのより短い方の語長のＬＳＢより１ビ
ット下位側のビット（ＬＳＢ／２の桁）に対して混入さ
れ、遅延回路３０に供給される。これは例えば、この短
い方の語調が遅延回路３０に用いられているＲＡＭの語
長である３２ビットだとした場合、３３ビット目にディ
ザが混入される。この、ディザを混入されたデータＹ
（ｎ）は、遅延回路３０が対応しているビット数になる
よう、下位ビットを切り捨てられ、次のタイミングの出
力データＹ’（ｎ−１）として遅延回路３０に供給さ
れ、記憶される。
Description
【０００１】
【産業上の利用分野】この発明は、ＩＩＲ型ディジタル
フィルタの構成方法に関する。
フィルタの構成方法に関する。
【０００２】
【従来の技術】現在一般的に用いられているディジタル
フィルタとして、ＩＩＲ型およびＦＩＲ型がある。両者
を比較すると、一般的にはＦＩＲ型の方がＩＩＲ型より
も良好な特性が得られるとされている。そのため、オー
ディオなどの用途においては、音質が重視されるような
部分、例えば、ＣＤプレーヤのオーバーサンプリングフ
ィルタなどにはＦＩＲ型が用いられる。しかし、このＦ
ＩＲ型フィルタは、ディレイが５００〜２０００サンプ
ル程度（サンプリング周波数が４８ｋＨｚの場合、０．
０１〜０．０４ｓ程度）と大きいという欠点もあり、そ
のため、業務用の機器のような、ディレイ時間が問題と
される機器に用いられることは少ない。したがって、業
務用の機器にはＩＩＲ型フィルタが用いられることが多
い。
フィルタとして、ＩＩＲ型およびＦＩＲ型がある。両者
を比較すると、一般的にはＦＩＲ型の方がＩＩＲ型より
も良好な特性が得られるとされている。そのため、オー
ディオなどの用途においては、音質が重視されるような
部分、例えば、ＣＤプレーヤのオーバーサンプリングフ
ィルタなどにはＦＩＲ型が用いられる。しかし、このＦ
ＩＲ型フィルタは、ディレイが５００〜２０００サンプ
ル程度（サンプリング周波数が４８ｋＨｚの場合、０．
０１〜０．０４ｓ程度）と大きいという欠点もあり、そ
のため、業務用の機器のような、ディレイ時間が問題と
される機器に用いられることは少ない。したがって、業
務用の機器にはＩＩＲ型フィルタが用いられることが多
い。
【０００３】ここで、従来のＩＩＲ型フィルタの構成お
よびその動作の簡単な説明と共に、このＩＩＲ型フィル
タにおいて問題とされるＤＣリミットサイクルの発生に
ついての説明を行なう。図４に、従来技術における一般
的な２次のＩＩＲ型のディジタルフィルタの構成を示
す。
よびその動作の簡単な説明と共に、このＩＩＲ型フィル
タにおいて問題とされるＤＣリミットサイクルの発生に
ついての説明を行なう。図４に、従来技術における一般
的な２次のＩＩＲ型のディジタルフィルタの構成を示
す。
【０００４】この回路は、入力端子２０の次段には遅延
回路２１、２２が接続され、その次段には、乗算器２
３、２４、２５が接続されている。これら乗算器２３、
２４、２５の出力は、共に加算器２６に接続されてい
る。また、この加算器２６には、乗算器２７、２８の出
力も接続されており、これら乗算器２７、２８の入力
は、遅延回路２９、３０を介して加算器２６の出力に接
続され、これにより帰還回路が形成されている。また、
この加算器２６の出力は、出力端子３１にも導出され
る。
回路２１、２２が接続され、その次段には、乗算器２
３、２４、２５が接続されている。これら乗算器２３、
２４、２５の出力は、共に加算器２６に接続されてい
る。また、この加算器２６には、乗算器２７、２８の出
力も接続されており、これら乗算器２７、２８の入力
は、遅延回路２９、３０を介して加算器２６の出力に接
続され、これにより帰還回路が形成されている。また、
この加算器２６の出力は、出力端子３１にも導出され
る。
【０００５】入力端子２０から入力された入力データＸ
（ｎ）は、乗算器２３に入力されＡ0 という係数が乗算
される。また、遅延回路２１によって遅延された１サン
プル前の入力データであるＸ（ｎ−１）が乗算器２４に
入力され、Ａ1 という係数が乗算される。同様に、遅延
回路２２によって遅延された２サンプル前の入力データ
であるＸ（ｎ−２）が乗算器２５に入力され、Ａ2 とい
う係数が乗算される。そして、これら乗算器２３、２
４、２５の出力は、共に加算器２６に供給され、足し合
わされる。
（ｎ）は、乗算器２３に入力されＡ0 という係数が乗算
される。また、遅延回路２１によって遅延された１サン
プル前の入力データであるＸ（ｎ−１）が乗算器２４に
入力され、Ａ1 という係数が乗算される。同様に、遅延
回路２２によって遅延された２サンプル前の入力データ
であるＸ（ｎ−２）が乗算器２５に入力され、Ａ2 とい
う係数が乗算される。そして、これら乗算器２３、２
４、２５の出力は、共に加算器２６に供給され、足し合
わされる。
【０００６】遅延回路３０によって遅延された１サンプ
ル前の出力データＹ（ｎ−１）が乗算器２７に入力さ
れ、Ｂ1 という係数が乗算される。また、遅延回路２９
によって遅延された２サンプル前の出力データＹ（ｎ−
２）も同様にして乗算器２８に入力され、Ｂ2 という係
数が乗算される。そして、乗算器２７、２８の出力は、
共に加算器２６に供給され、上述の加算結果にさらに足
し合わされる。この結果が最終的に出力データＹ（ｎ）
として出力端子３１に導出される。
ル前の出力データＹ（ｎ−１）が乗算器２７に入力さ
れ、Ｂ1 という係数が乗算される。また、遅延回路２９
によって遅延された２サンプル前の出力データＹ（ｎ−
２）も同様にして乗算器２８に入力され、Ｂ2 という係
数が乗算される。そして、乗算器２７、２８の出力は、
共に加算器２６に供給され、上述の加算結果にさらに足
し合わされる。この結果が最終的に出力データＹ（ｎ）
として出力端子３１に導出される。
【０００７】上述のような構成において、出力端子３１
に導出される出力データＹ（ｎ）は、次式のように算出
される。 Ｙ（ｎ）＝Ａ0 ×Ｘ（ｎ）＋Ａ1 ×Ｘ（ｎ−１）＋Ａ2 ×Ｘ（ｎ−２） ＋Ｂ1 ×Ｙ（ｎ−１）＋Ｂ2 ×Ｙ（ｎ−２） ・・・（１）
に導出される出力データＹ（ｎ）は、次式のように算出
される。 Ｙ（ｎ）＝Ａ0 ×Ｘ（ｎ）＋Ａ1 ×Ｘ（ｎ−１）＋Ａ2 ×Ｘ（ｎ−２） ＋Ｂ1 ×Ｙ（ｎ−１）＋Ｂ2 ×Ｙ（ｎ−２） ・・・（１）
【０００８】次に、上述の処理を実際のハードウェア、
すなわちＲＡＭおよびレジスタ、ＡＬＵ、乗算器、およ
びこれらをコントロールするためのＣＰＵなどを用いて
行なう場合について説明する。このときのフローチャー
トを図５に示し、また、このフローチャートに対応する
回路構成の例を図６に示す。
すなわちＲＡＭおよびレジスタ、ＡＬＵ、乗算器、およ
びこれらをコントロールするためのＣＰＵなどを用いて
行なう場合について説明する。このときのフローチャー
トを図５に示し、また、このフローチャートに対応する
回路構成の例を図６に示す。
【０００９】ステップＳ３０は、信号入力のステップで
ある。ステップＳ３０で入力端子１０から信号が入力さ
れる。このときの入力データの語長を３２ビットとす
る。この入力された信号は、バス１１を介し、ステップ
Ｓ３１においてＸ（ｎ）としてＤＲＡＭ１２に記憶され
る。なお、この例では、ＤＲＡＭ１２の語長を３２ビッ
トとする。次のステップＳ３２でこのＤＲＡＭ１２に記
憶されたＸ（ｎ）が乗算部１４のレジスタ１５に転送さ
れる。また、ＫＲＡＭ１３には予め係数Ａ0 が記憶され
ており、この係数Ａ0 が乗算部１４のレジスタ１６に転
送される。この例では、このＫＲＡＭ１３の語長を１６
ビットとする。
ある。ステップＳ３０で入力端子１０から信号が入力さ
れる。このときの入力データの語長を３２ビットとす
る。この入力された信号は、バス１１を介し、ステップ
Ｓ３１においてＸ（ｎ）としてＤＲＡＭ１２に記憶され
る。なお、この例では、ＤＲＡＭ１２の語長を３２ビッ
トとする。次のステップＳ３２でこのＤＲＡＭ１２に記
憶されたＸ（ｎ）が乗算部１４のレジスタ１５に転送さ
れる。また、ＫＲＡＭ１３には予め係数Ａ0 が記憶され
ており、この係数Ａ0 が乗算部１４のレジスタ１６に転
送される。この例では、このＫＲＡＭ１３の語長を１６
ビットとする。
【００１０】乗算部１４のレジスタ１５、１６に転送さ
れたこれらＸ（ｎ）および係数Ａ0は、ステップＳ３３
で乗算器１７によってＸ（ｎ）×Ａ0 が計算され、その
結果が乗算部１４のレジスタ１８に転送される。この場
合、Ｘ（ｎ）の語長が３２ビット、また、係数Ａ0 の語
長が１６ビットとされているので、この転送される計算
結果のデータの語長は、４８ビット程度となる。レジス
タ１８に転送されたこのデータは、ＡＬＵ部１９に転送
され、ＡＬＵ部１９において、前のレジスタ２０の出力
であって、３２ビットに変換されたものと加算される。
この加算結果がＡＬＵ部１９のレジスタ２０に記憶され
る（ステップＳ３４）。この例では、レジスタ２０の語
長は、繰り上がりなどを考慮されて５２ビットとされて
いる。
れたこれらＸ（ｎ）および係数Ａ0は、ステップＳ３３
で乗算器１７によってＸ（ｎ）×Ａ0 が計算され、その
結果が乗算部１４のレジスタ１８に転送される。この場
合、Ｘ（ｎ）の語長が３２ビット、また、係数Ａ0 の語
長が１６ビットとされているので、この転送される計算
結果のデータの語長は、４８ビット程度となる。レジス
タ１８に転送されたこのデータは、ＡＬＵ部１９に転送
され、ＡＬＵ部１９において、前のレジスタ２０の出力
であって、３２ビットに変換されたものと加算される。
この加算結果がＡＬＵ部１９のレジスタ２０に記憶され
る（ステップＳ３４）。この例では、レジスタ２０の語
長は、繰り上がりなどを考慮されて５２ビットとされて
いる。
【００１１】ＤＲＡＭ１２には、１つ前のサンプリング
データであるＸ（ｎ−１）も記憶されている。また、Ｋ
ＲＡＭ１３には、係数Ａ1 も記憶されている。ステップ
Ｓ３５で、Ｘ（ｎ−１）が乗算部１４のレジスタ１５
に、また、係数Ａ1 が乗算部１４のレジスタ１６にそれ
ぞれ転送される。レジスタ１５、１６に転送されたこれ
らＸ（ｎ−１）および係数Ａ1 は、ステップＳ３６で乗
算器１７によってＸ（ｎ−１）×Ａ1 が計算され、その
結果が乗算部１４のレジスタ１８に転送される。レジス
タ１８に転送されたこのデータは、ＡＬＵ部１９に転送
され、ＡＬＵ部１９において、前のレジスタ２０の出力
であって、３２ビットに変換されたものと加算される。
この加算結果がＡＬＵ部１９のレジスタ２０で、ステッ
プＳ３４においてレジスタ２０に記憶されたデータと足
し合わされ、記憶される（ステップＳ３７）。
データであるＸ（ｎ−１）も記憶されている。また、Ｋ
ＲＡＭ１３には、係数Ａ1 も記憶されている。ステップ
Ｓ３５で、Ｘ（ｎ−１）が乗算部１４のレジスタ１５
に、また、係数Ａ1 が乗算部１４のレジスタ１６にそれ
ぞれ転送される。レジスタ１５、１６に転送されたこれ
らＸ（ｎ−１）および係数Ａ1 は、ステップＳ３６で乗
算器１７によってＸ（ｎ−１）×Ａ1 が計算され、その
結果が乗算部１４のレジスタ１８に転送される。レジス
タ１８に転送されたこのデータは、ＡＬＵ部１９に転送
され、ＡＬＵ部１９において、前のレジスタ２０の出力
であって、３２ビットに変換されたものと加算される。
この加算結果がＡＬＵ部１９のレジスタ２０で、ステッ
プＳ３４においてレジスタ２０に記憶されたデータと足
し合わされ、記憶される（ステップＳ３７）。
【００１２】ＤＲＡＭ１２には、２つ前のサンプリング
データであるＸ（ｎ−２）も記憶されている。また、Ｋ
ＲＡＭ１３には、係数Ａ2 も記憶されている。ステップ
Ｓ３８で、Ｘ（ｎ−２）が乗算部１４のレジスタ１５
に、また、係数Ａ2 が乗算部１４のレジスタ１６にそれ
ぞれ転送される。レジスタ１５、１６に転送されたこれ
らＸ（ｎ−２）および係数Ａ2 は、ステップＳ３９で乗
算器１７によってＸ（ｎ−２）×Ａ2 が計算され、その
結果が乗算部１４のレジスタ１８に転送される。レジス
タ１８に転送されたこのデータは、ＡＬＵ部１９に転送
され、ＡＬＵ部１９において、前のレジスタ２０の出力
であって、３２ビットに変換されたものと加算される。
この加算結果がＡＬＵ部１９のレジスタ２０で、ステッ
プＳ３７においてレジスタ２０に記憶されたデータと足
し合わされ、記憶される（ステップＳ４０）。
データであるＸ（ｎ−２）も記憶されている。また、Ｋ
ＲＡＭ１３には、係数Ａ2 も記憶されている。ステップ
Ｓ３８で、Ｘ（ｎ−２）が乗算部１４のレジスタ１５
に、また、係数Ａ2 が乗算部１４のレジスタ１６にそれ
ぞれ転送される。レジスタ１５、１６に転送されたこれ
らＸ（ｎ−２）および係数Ａ2 は、ステップＳ３９で乗
算器１７によってＸ（ｎ−２）×Ａ2 が計算され、その
結果が乗算部１４のレジスタ１８に転送される。レジス
タ１８に転送されたこのデータは、ＡＬＵ部１９に転送
され、ＡＬＵ部１９において、前のレジスタ２０の出力
であって、３２ビットに変換されたものと加算される。
この加算結果がＡＬＵ部１９のレジスタ２０で、ステッ
プＳ３７においてレジスタ２０に記憶されたデータと足
し合わされ、記憶される（ステップＳ４０）。
【００１３】また、ＤＲＡＭ１２には、１つ前の出力デ
ータであるＹ（ｎ−１）も記憶されている。さらに、Ｋ
ＲＡＭ１３には、係数Ｂ1 も記憶されている。ステップ
Ｓ４１で、Ｙ（ｎ−１）が乗算部１４のレジスタ１５
に、また、係数Ｂ1 が乗算部１４のレジスタ１６にそれ
ぞれ転送される。レジスタ１５、１６に転送されたこれ
らＹ（ｎ−１）および係数Ｂ1 は、ステップＳ４２で乗
算器１７によってＹ（ｎ−１）×Ｂ1 が計算され、その
結果が乗算部１４のレジスタ１８に転送される。レジス
タ１８に転送されたこのデータは、ＡＬＵ部１９に転送
され、ＡＬＵ部１９において、前のレジスタ２０の出力
であって、３２ビットに変換されたものと加算される。
この加算結果がＡＬＵ部１９のレジスタ２０で、ステッ
プＳ４０においてレジスタ２０に記憶されたデータと足
し合わされ、記憶される（ステップＳ４３）。
ータであるＹ（ｎ−１）も記憶されている。さらに、Ｋ
ＲＡＭ１３には、係数Ｂ1 も記憶されている。ステップ
Ｓ４１で、Ｙ（ｎ−１）が乗算部１４のレジスタ１５
に、また、係数Ｂ1 が乗算部１４のレジスタ１６にそれ
ぞれ転送される。レジスタ１５、１６に転送されたこれ
らＹ（ｎ−１）および係数Ｂ1 は、ステップＳ４２で乗
算器１７によってＹ（ｎ−１）×Ｂ1 が計算され、その
結果が乗算部１４のレジスタ１８に転送される。レジス
タ１８に転送されたこのデータは、ＡＬＵ部１９に転送
され、ＡＬＵ部１９において、前のレジスタ２０の出力
であって、３２ビットに変換されたものと加算される。
この加算結果がＡＬＵ部１９のレジスタ２０で、ステッ
プＳ４０においてレジスタ２０に記憶されたデータと足
し合わされ、記憶される（ステップＳ４３）。
【００１４】さらに、ＤＲＡＭ１２には、２つ前の出力
データであるＹ（ｎ−２）も記憶されており、ＫＲＡＭ
１３には、係数Ｂ2 も記憶されている。ステップＳ４４
で、Ｙ（ｎ−２）が乗算部１４のレジスタ１５に、ま
た、係数Ｂ2 が乗算部１４のレジスタ１６にそれぞれ転
送される。レジスタ１５、１６に転送されたこれらＹ
（ｎ−２）および係数Ｂ2 は、ステップＳ４５で乗算器
１７によってＹ（ｎ−２）×Ｂ2 が計算され、その結果
が乗算部１４のレジスタ１８に転送される。レジスタ１
８に転送されたこのデータは、ＡＬＵ部１９に転送さ
れ、ＡＬＵ部１９において、前のレジスタ２０の出力で
あって、３２ビットに変換されたものと加算される。こ
の加算結果がＡＬＵ部１９のレジスタ２０で、ステップ
Ｓ４３においてレジスタ２０に記憶されたデータと足し
合わされ、記憶される（ステップＳ４６）。
データであるＹ（ｎ−２）も記憶されており、ＫＲＡＭ
１３には、係数Ｂ2 も記憶されている。ステップＳ４４
で、Ｙ（ｎ−２）が乗算部１４のレジスタ１５に、ま
た、係数Ｂ2 が乗算部１４のレジスタ１６にそれぞれ転
送される。レジスタ１５、１６に転送されたこれらＹ
（ｎ−２）および係数Ｂ2 は、ステップＳ４５で乗算器
１７によってＹ（ｎ−２）×Ｂ2 が計算され、その結果
が乗算部１４のレジスタ１８に転送される。レジスタ１
８に転送されたこのデータは、ＡＬＵ部１９に転送さ
れ、ＡＬＵ部１９において、前のレジスタ２０の出力で
あって、３２ビットに変換されたものと加算される。こ
の加算結果がＡＬＵ部１９のレジスタ２０で、ステップ
Ｓ４３においてレジスタ２０に記憶されたデータと足し
合わされ、記憶される（ステップＳ４６）。
【００１５】ステップＳ４７で、数式（１）によりステ
ップＳ４６の結果から出力データＹ（ｎ）が導出され
る。この導出された出力データＹ（ｎ）は、リミッタ２
１により上位４ビット切り捨てられ、語長を５２ビット
から４８ビットにされる。この語長を４８ビットにされ
たデータＹ（ｎ）は、セレクタ２２に供給され、下位１
６ビットを切り捨てられ、語長を３２ビットとされる。
そして、バス１１を介して、ＤＲＡＭ１２に転送され記
憶され（ステップＳ４８）、さらに、バス１１を介して
出力端子２３に出力される（ステップＳ４９）。セレク
タ２２によって４８ビットの語長を持つデータが３２ビ
ットに切り捨てられるのは、データの語長をこのＤＲＡ
Ｍ１２の語長に対応させるためである。
ップＳ４６の結果から出力データＹ（ｎ）が導出され
る。この導出された出力データＹ（ｎ）は、リミッタ２
１により上位４ビット切り捨てられ、語長を５２ビット
から４８ビットにされる。この語長を４８ビットにされ
たデータＹ（ｎ）は、セレクタ２２に供給され、下位１
６ビットを切り捨てられ、語長を３２ビットとされる。
そして、バス１１を介して、ＤＲＡＭ１２に転送され記
憶され（ステップＳ４８）、さらに、バス１１を介して
出力端子２３に出力される（ステップＳ４９）。セレク
タ２２によって４８ビットの語長を持つデータが３２ビ
ットに切り捨てられるのは、データの語長をこのＤＲＡ
Ｍ１２の語長に対応させるためである。
【００１６】
【発明が解決しようとする課題】このような処理におい
て、理想的に、すなわち信号処理における計算語長を十
分大きくとり、数式（１）に従ってＹ（ｎ）を導出する
ならば、ＤＣリミットサイクルは発生しない。例えば、
このフィルタをオーディオ用として用いるならば、計算
語長は、４８ビット程度あれば十分大きいといえる。と
ころが、実際の回路においては、ハード上の制約などに
よりこの計算語長は制限を受ける。例えば、上述の例に
おいては、ＤＲＡＭ１２およびレジスタ１５の語長が３
２ビットとされており、これらの語長をそれ以上のビッ
ト長に拡張するのは困難とされている。
て、理想的に、すなわち信号処理における計算語長を十
分大きくとり、数式（１）に従ってＹ（ｎ）を導出する
ならば、ＤＣリミットサイクルは発生しない。例えば、
このフィルタをオーディオ用として用いるならば、計算
語長は、４８ビット程度あれば十分大きいといえる。と
ころが、実際の回路においては、ハード上の制約などに
よりこの計算語長は制限を受ける。例えば、上述の例に
おいては、ＤＲＡＭ１２およびレジスタ１５の語長が３
２ビットとされており、これらの語長をそれ以上のビッ
ト長に拡張するのは困難とされている。
【００１７】したがって、上述したように、語長の長い
乗算部１４およびＡＬＵ部１９から語長の短いＤＲＡＭ
１２およびレジスタ１５にデータが転送される場合に
は、データの切り捨てが行なわれる。図５のフローチャ
ートにおいては、ステップＳ４７からステップＳ４８の
処理がこれにあたる。この例においては、４８ビットの
データが一様に上位３２ビットのデータに切り捨てられ
る。
乗算部１４およびＡＬＵ部１９から語長の短いＤＲＡＭ
１２およびレジスタ１５にデータが転送される場合に
は、データの切り捨てが行なわれる。図５のフローチャ
ートにおいては、ステップＳ４７からステップＳ４８の
処理がこれにあたる。この例においては、４８ビットの
データが一様に上位３２ビットのデータに切り捨てられ
る。
【００１８】ＩＩＲ型フィルタにおいては、上述したよ
うに、その動作において前のタイミングの出力データを
使用しており、データが循環する構成になっている。そ
のため、４８ビットのデータが上位３２ビットのデータ
に切り捨てられる際の切り捨て誤差が切り捨てノイズと
なり、内部に蓄積される。この切り捨てノイズに時系列
的な相関がある場合、切り捨てノイズが循環を繰り返す
毎に大きくなり、ＤＣリミットサイクルが発生する。こ
のＤＣリミットサイクルによって、ＤＣオフセットが加
えられたような状態となり、ＳＮ比が劣化してしまう場
合が多かった。
うに、その動作において前のタイミングの出力データを
使用しており、データが循環する構成になっている。そ
のため、４８ビットのデータが上位３２ビットのデータ
に切り捨てられる際の切り捨て誤差が切り捨てノイズと
なり、内部に蓄積される。この切り捨てノイズに時系列
的な相関がある場合、切り捨てノイズが循環を繰り返す
毎に大きくなり、ＤＣリミットサイクルが発生する。こ
のＤＣリミットサイクルによって、ＤＣオフセットが加
えられたような状態となり、ＳＮ比が劣化してしまう場
合が多かった。
【００１９】したがって、この発明の目的は、ＤＣリミ
ットサイクルの発生を抑止し、ＳＮ比がＤＣリミットサ
イクルの発生によるＳＮ比の劣化を防止するようなＩＩ
Ｒ型ディジタルフィルタの構成方法を提供することにあ
る。
ットサイクルの発生を抑止し、ＳＮ比がＤＣリミットサ
イクルの発生によるＳＮ比の劣化を防止するようなＩＩ
Ｒ型ディジタルフィルタの構成方法を提供することにあ
る。
【００２０】
【課題を解決するための手段】この発明は、上述の課題
を解決するために、ＩＩＲ型ディジタルフィルタの構成
中に、ディザ混入手段を有することを特徴としたＩＩＲ
型ディジタルフィルタの構成方法である。
を解決するために、ＩＩＲ型ディジタルフィルタの構成
中に、ディザ混入手段を有することを特徴としたＩＩＲ
型ディジタルフィルタの構成方法である。
【００２１】また、この発明は、上述の問題を解決する
ために、ディザ混入手段は、データの転送先の語長がデ
ータの転送元の語長より短く、データを転送先の語長に
合わせて下位ビットの切り捨てを行なうとき、切り捨て
を行なう前に転送先の語長のＬＳＢと対応するビットよ
り１ビット下位側のビットに対してデータにディザを加
えるようにされたことを特徴とするＩＩＲ型ディジタル
フィルタの構成方法である。
ために、ディザ混入手段は、データの転送先の語長がデ
ータの転送元の語長より短く、データを転送先の語長に
合わせて下位ビットの切り捨てを行なうとき、切り捨て
を行なう前に転送先の語長のＬＳＢと対応するビットよ
り１ビット下位側のビットに対してデータにディザを加
えるようにされたことを特徴とするＩＩＲ型ディジタル
フィルタの構成方法である。
【００２２】
【作用】上述の構成によれば、ＩＩＲ型ディジタルフィ
ルタにおけるＤＣリミットサイクルの発生を抑え、ＳＮ
比を改善することができる。
ルタにおけるＤＣリミットサイクルの発生を抑え、ＳＮ
比を改善することができる。
【００２３】
【実施例】次に、この発明の一実施例を、図面を参考に
しながら説明する。この発明では、上述した、語長の長
い乗算部およびＡＬＵ部からより語長の短いＲＡＭおよ
びレジスタ部にデータを転送する際にディザを混入し、
切り捨てられる信号成分の相関性を除去することによ
り、ＤＣリミットサイクルの発生を抑えている。
しながら説明する。この発明では、上述した、語長の長
い乗算部およびＡＬＵ部からより語長の短いＲＡＭおよ
びレジスタ部にデータを転送する際にディザを混入し、
切り捨てられる信号成分の相関性を除去することによ
り、ＤＣリミットサイクルの発生を抑えている。
【００２４】この混入されるディザは、より短い方の語
長のＬＳＢより１ビット下位側のビット（ＬＳＢ／２の
桁）に対して混入される。一例を挙げると、乗算部およ
びＡＬＵ部の語長が例えば４８ビット、また、データＲ
ＡＭおよびレジスタ部の語長が例えば３２ビットとした
場合、データＲＡＭへの転送のために４８ビットのデー
タが３２ビットに変換されるとき、転送されるデータの
例えば３３ビット目にディザが混入される。そして、こ
のデータは、ディザが混入された後下位ビットを切り捨
てられ、３２ビットとして転送される。
長のＬＳＢより１ビット下位側のビット（ＬＳＢ／２の
桁）に対して混入される。一例を挙げると、乗算部およ
びＡＬＵ部の語長が例えば４８ビット、また、データＲ
ＡＭおよびレジスタ部の語長が例えば３２ビットとした
場合、データＲＡＭへの転送のために４８ビットのデー
タが３２ビットに変換されるとき、転送されるデータの
例えば３３ビット目にディザが混入される。そして、こ
のデータは、ディザが混入された後下位ビットを切り捨
てられ、３２ビットとして転送される。
【００２５】図１に、上述の方法を実現したＩＩＲ型デ
ィジタルフィルタの構成の一例を示す。これは、図４に
示した従来技術のＩＩＲ型フィルタの構成において、加
算器２６の出力の語長が遅延回路２９、３０の語長より
長い場合の例である。この例では、帰還回路の先頭に加
算器１が設けられ、この加算器１にはディザ発生回路２
が接続されている。なお、図１中で、上述の従来技術で
示した図４と対応する部分に対しては、同一の参照符号
を付してその説明を省略する。
ィジタルフィルタの構成の一例を示す。これは、図４に
示した従来技術のＩＩＲ型フィルタの構成において、加
算器２６の出力の語長が遅延回路２９、３０の語長より
長い場合の例である。この例では、帰還回路の先頭に加
算器１が設けられ、この加算器１にはディザ発生回路２
が接続されている。なお、図１中で、上述の従来技術で
示した図４と対応する部分に対しては、同一の参照符号
を付してその説明を省略する。
【００２６】加算器２６の出力Ｙ（ｎ）が加算器１に供
給される。それと共に、この加算器１には、ディザ発生
回路２からのディザ出力が供給されている。加算器２６
の出力Ｙ（ｎ）は、この加算器１でディザを混入され
る。このディザは、上述したように、より短い方の語長
のＬＳＢより１ビット下位側のビットに対して混入され
る。これは例えば、この短い方の語調が遅延回路３０に
用いられているＲＡＭの語長である３２ビットだとした
場合、その語長に合わせ例えば３３ビット目にディザが
混入される。
給される。それと共に、この加算器１には、ディザ発生
回路２からのディザ出力が供給されている。加算器２６
の出力Ｙ（ｎ）は、この加算器１でディザを混入され
る。このディザは、上述したように、より短い方の語長
のＬＳＢより１ビット下位側のビットに対して混入され
る。これは例えば、この短い方の語調が遅延回路３０に
用いられているＲＡＭの語長である３２ビットだとした
場合、その語長に合わせ例えば３３ビット目にディザが
混入される。
【００２７】この、ディザを混入されたデータＹ（ｎ）
は、次のタイミングの出力データＹ’（ｎ−１）として
遅延回路３０に供給され、記憶される。このとき、この
データＹ（ｎ）は、遅延回路３０が対応しているビット
数になるよう、下位ビットを切り捨てられる。
は、次のタイミングの出力データＹ’（ｎ−１）として
遅延回路３０に供給され、記憶される。このとき、この
データＹ（ｎ）は、遅延回路３０が対応しているビット
数になるよう、下位ビットを切り捨てられる。
【００２８】このように、下位ビットが切り捨てられる
前にディザを混入することによって、切り捨てられる信
号の相関性が除去される。すなわち、データの下位ビッ
トが切り捨てられたときに発生する切り捨てノイズがラ
ンダムとされる。したがって、信号が循環する際におけ
るノイズの累積が起きにくくなり、そのため、ＤＣリミ
ットサイクルの発生を抑えることができ、ＳＮ比を向上
させることができる。
前にディザを混入することによって、切り捨てられる信
号の相関性が除去される。すなわち、データの下位ビッ
トが切り捨てられたときに発生する切り捨てノイズがラ
ンダムとされる。したがって、信号が循環する際におけ
るノイズの累積が起きにくくなり、そのため、ＤＣリミ
ットサイクルの発生を抑えることができ、ＳＮ比を向上
させることができる。
【００２９】次に、上述の処理が実際のハードウェアで
行なわれる場合について説明する。このときのフローチ
ャートを図２に示し、また、このフローチャートに対応
する回路構成の例を図３に示す。なお、図２および図３
中で、上述の従来技術で示した図５および図６と対応す
る部分に対しては、同一の参照符号を付してその説明を
省略する。
行なわれる場合について説明する。このときのフローチ
ャートを図２に示し、また、このフローチャートに対応
する回路構成の例を図３に示す。なお、図２および図３
中で、上述の従来技術で示した図５および図６と対応す
る部分に対しては、同一の参照符号を付してその説明を
省略する。
【００３０】図２のフローチャートのステップＳ４６ま
では、図５の従来技術におけるフローチャートのステッ
プＳ４６までと全く同一のものである。また、図３の回
路構成には、図６の従来技術における回路構成に対し
て、リミッタ２１およびセレクタ２２の間に加算回路３
が挿入されており、さらにこの加算回路３には、スイッ
チ回路５を介してディザ発生回路４が接続されている。
なお、このスイッチ回路５は、回路全体をコントロール
しているＣＰＵ（図示しない）によって制御されてい
る。この例においては、図２のフローチャートのステッ
プＳ４８においてのみ閉じるように制御されている。
では、図５の従来技術におけるフローチャートのステッ
プＳ４６までと全く同一のものである。また、図３の回
路構成には、図６の従来技術における回路構成に対し
て、リミッタ２１およびセレクタ２２の間に加算回路３
が挿入されており、さらにこの加算回路３には、スイッ
チ回路５を介してディザ発生回路４が接続されている。
なお、このスイッチ回路５は、回路全体をコントロール
しているＣＰＵ（図示しない）によって制御されてい
る。この例においては、図２のフローチャートのステッ
プＳ４８においてのみ閉じるように制御されている。
【００３１】ステップＳ４７で、数式（１）によりステ
ップＳ４６の結果から出力データＹ（ｎ）が導出され
る。この導出された出力データＹ（ｎ）は、リミッタ２
１により上位４ビット切り捨てられ、語長を５２ビット
から４８ビットにされる。次のステップＳ４８で、この
語長を４８ビットにされたデータＹ（ｎ）は、加算器３
に供給される。また、この加算器３には、上述のデータ
Ｙ（ｎ）と共にスイッチ回路５を介してディザ発生回路
４の出力も供給されている。それにより、データＹ
（ｎ）にディザ発生回路４によるディザ出力が混入され
る。この例においては、データＹ（ｎ）がこの後セレク
タ２２によって３２ビットにされるので、例えば３３ビ
ット目にディザが混入される。
ップＳ４６の結果から出力データＹ（ｎ）が導出され
る。この導出された出力データＹ（ｎ）は、リミッタ２
１により上位４ビット切り捨てられ、語長を５２ビット
から４８ビットにされる。次のステップＳ４８で、この
語長を４８ビットにされたデータＹ（ｎ）は、加算器３
に供給される。また、この加算器３には、上述のデータ
Ｙ（ｎ）と共にスイッチ回路５を介してディザ発生回路
４の出力も供給されている。それにより、データＹ
（ｎ）にディザ発生回路４によるディザ出力が混入され
る。この例においては、データＹ（ｎ）がこの後セレク
タ２２によって３２ビットにされるので、例えば３３ビ
ット目にディザが混入される。
【００３２】ステップＳ４８においてディザを３３ビッ
ト目に混入されたデータＹ（ｎ）は、セレクタ２２に供
給され、下位１６ビットを切り捨てられ、語長を３２ビ
ットとされる。そして、バス１１を介して、ＤＲＡＭ１
２に転送され記憶され（ステップＳ４９）、さらに、バ
ス１１を介して出力端子２３に導出される（ステップＳ
５０）。このＤＲＡＭ１２に記憶されたデータＹ（ｎ）
は、次のサンプリングのタイミング時に、上述したステ
ップＳ４１におけるＹ（ｎ−１）のように、次のタイミ
ングにおける１つ前の出力データＹ’（ｎ−１）として
使用される。
ト目に混入されたデータＹ（ｎ）は、セレクタ２２に供
給され、下位１６ビットを切り捨てられ、語長を３２ビ
ットとされる。そして、バス１１を介して、ＤＲＡＭ１
２に転送され記憶され（ステップＳ４９）、さらに、バ
ス１１を介して出力端子２３に導出される（ステップＳ
５０）。このＤＲＡＭ１２に記憶されたデータＹ（ｎ）
は、次のサンプリングのタイミング時に、上述したステ
ップＳ４１におけるＹ（ｎ−１）のように、次のタイミ
ングにおける１つ前の出力データＹ’（ｎ−１）として
使用される。
【００３３】この、ＤＲＡＭ１２に記憶されたデータ
Ｙ’（ｎ−１）は、ディザを混入された後に下位ビット
を切り捨てられている。そのため、上述したように、切
り捨てデータの相関性が除去されているので、従来にお
いて循環的に使用された際に発生していたＤＣリミット
サイクルの発生が抑えられている。
Ｙ’（ｎ−１）は、ディザを混入された後に下位ビット
を切り捨てられている。そのため、上述したように、切
り捨てデータの相関性が除去されているので、従来にお
いて循環的に使用された際に発生していたＤＣリミット
サイクルの発生が抑えられている。
【００３４】なお、この発明は、ＩＩＲ型ディジタルフ
ィルタであれば、図１に示した構成のもの以外のものに
も利用することができる。
ィルタであれば、図１に示した構成のもの以外のものに
も利用することができる。
【００３５】
【発明の効果】この発明によれば、帰還回路にディザを
混入させているので、ＩＩＲ型ディジタルフィルタを用
いてもＤＣリミットサイクルを従来の回路に比べ低減す
ることができ、それにより、フィルタのＳＮ比を向上さ
せることができる効果がある。
混入させているので、ＩＩＲ型ディジタルフィルタを用
いてもＤＣリミットサイクルを従来の回路に比べ低減す
ることができ、それにより、フィルタのＳＮ比を向上さ
せることができる効果がある。
【００３６】また、切り捨てノイズが信号成分と無相関
になるために、例えばこのフィルタをオーディオ回路の
信号経路に用いた場合、音質の向上が期待できる効果が
ある。
になるために、例えばこのフィルタをオーディオ回路の
信号経路に用いた場合、音質の向上が期待できる効果が
ある。
【図１】この発明によるＩＩＲ型ディジタルフィルタの
構成を示すブロック図である。
構成を示すブロック図である。
【図２】この発明が実際のハードウェア上で行なわれる
場合の処理の一例を示すフローチャートである。
場合の処理の一例を示すフローチャートである。
【図３】この発明が実際のハードウェア上で行なわれる
場合の回路構成の一例を示すブロック図である。
場合の回路構成の一例を示すブロック図である。
【図４】従来技術によるＩＩＲ型ディジタルフィルタの
構成を示すブロック図である。
構成を示すブロック図である。
【図５】従来技術によるＩＩＲ型ディジタルフィルタの
実際のハードウェア上での処理の一例を示すフローチャ
ートである。
実際のハードウェア上での処理の一例を示すフローチャ
ートである。
【図６】従来技術によるＩＩＲ型ディジタルフィルタの
実際のハードウェア上での回路構成の一例を示すブロッ
ク図である。
実際のハードウェア上での回路構成の一例を示すブロッ
ク図である。
１ 加算器 ２ ディザ発生回路 ２７ 乗算器 ２８ 乗算器 ２９ 遅延回路 ３０ 遅延回路
Claims (2)
- 【請求項１】 ＩＩＲ型ディジタルフィルタの構成方法
において、 ＩＩＲ型ディジタルフィルタの構成中に、ディザ混入手
段を有することを特徴としたＩＩＲ型ディジタルフィル
タの構成方法。 - 【請求項２】 請求項１に記載のＩＩＲ型ディジタルフ
ィルタにおいて、 上記ディザ混入手段は、 データの転送先の語長が上記データの転送元の語長より
短く、上記データを上記転送先の語長に合わせて下位ビ
ットの切り捨てを行なうとき、上記切り捨てを行なう前
に、上記転送先の語長のＬＳＢと対応するビットより１
ビット下位側のビットに対して上記データにディザを加
えるようにされたことを特徴とするＩＩＲ型ディジタル
フィルタの構成方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6333449A JPH08172343A (ja) | 1994-12-15 | 1994-12-15 | Ｉｉｒ型ディジタルフィルタの構成方法 |
| US08/571,651 US5740091A (en) | 1994-12-15 | 1995-12-13 | IIR type digital filter |
| GB9525611A GB2296144B (en) | 1994-12-15 | 1995-12-14 | IIR type digital filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6333449A JPH08172343A (ja) | 1994-12-15 | 1994-12-15 | Ｉｉｒ型ディジタルフィルタの構成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08172343A true JPH08172343A (ja) | 1996-07-02 |
Family
ID=18266221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6333449A Pending JPH08172343A (ja) | 1994-12-15 | 1994-12-15 | Ｉｉｒ型ディジタルフィルタの構成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5740091A (ja) |
| JP (1) | JPH08172343A (ja) |
| GB (1) | GB2296144B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19738226C1 (de) * | 1997-09-02 | 1999-02-04 | Telefunken Microelectron | Digitale, durchstimmbare Filteranordnung |
| GB2336494B (en) * | 1998-04-03 | 2003-04-23 | Sony Uk Ltd | Digital filter |
| US6711599B2 (en) | 1999-12-03 | 2004-03-23 | Texas Instruments Incorporated | Limit-cycle-absent allpass filter lattice structure |
| US6883013B1 (en) * | 2000-06-30 | 2005-04-19 | Zoran Corporation | Control of low frequency noise floor in upsampling |
| US20030145025A1 (en) * | 2002-01-31 | 2003-07-31 | Allred Rustin W. | Method of designing families of boost and cut filters, including treble and bass controls and graphic equalizers |
| WO2008101150A1 (en) * | 2007-02-15 | 2008-08-21 | Satake Usa, Inc. | Product flow control apparatus for sorting |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3997770A (en) * | 1973-07-09 | 1976-12-14 | U.S. Philips Corporation | Recursive digital filter |
| NL8500805A (nl) * | 1985-03-20 | 1986-10-16 | Philips Nv | Recursief eerste orde digitaal videosignaalfilter. |
| US4727506A (en) * | 1985-03-25 | 1988-02-23 | Rca Corporation | Digital scaling circuitry with truncation offset compensation |
| JP2957183B2 (ja) * | 1988-07-29 | 1999-10-04 | 日本電気株式会社 | 巡回型ディジタルフィルタ |
| US5189634A (en) * | 1991-03-28 | 1993-02-23 | Northern Telecom Limited | Digital signal processing apparatus for detecting a frequency component of digital signals |
-
1994
- 1994-12-15 JP JP6333449A patent/JPH08172343A/ja active Pending
-
1995
- 1995-12-13 US US08/571,651 patent/US5740091A/en not_active Expired - Lifetime
- 1995-12-14 GB GB9525611A patent/GB2296144B/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB2296144A (en) | 1996-06-19 |
| US5740091A (en) | 1998-04-14 |
| GB9525611D0 (en) | 1996-02-14 |
| GB2296144B (en) | 1998-07-01 |
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040413 |
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040614 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041124 |