JPH02209770A

JPH02209770A - 半導体集積回路

Info

Publication number: JPH02209770A
Application number: JP1260252A
Authority: JP
Inventors: Ichiro Moriyama; 森山　一郎
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1988-10-07
Filing date: 1989-10-06
Publication date: 1990-08-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はＣＭＯＳトランジスタを具えるマスタスライス
方式の半導体集積回路、特に６個のＣＭＯＳトランジス
タより成るスタティックＲＡＭを構成するのに好適なゲ
ートアレイに関するものである。

（従来の技術）第５図は６個のＣＭＯＳトランジスタより成るスタティ
ックＲＡＭ　（以後ＣＭｏ５６トランジスタＳＲＡＭと
称する）の基本セルの構成を示す回路図である。２個の
Ｐ型ＭＯＳ）ランジスタＴ。

およびＴｏのソースを共通に電源電圧ＶＤＤ、例えば５
■に接続し、４個のＮ型ＭＯＳ）ランジスクＴＮＩ〜Ｔ
　Ｎ４の内、ＴＮｌおよびＴＨ４のソースはそれぞれビ
ットラインＢＩＴおよび反転ビットラインＢＩＴに接続
し、ドレインはそれぞれＴＰＩおよびＴＰ２のドレイン
と一諸にＴＨ２およびＴ’ｓ：ｔのドレインに接続し、
ＴＨ２およびＴＮｆｆのソースは共通として電源電圧■
３．（零電位）に接続し、ＴＰＩおよびＴＨ２のゲート
は共通に接続するとともにＴＰ２のドレインおよび’Ｉ
”８３のドレインの共通接続点に接続し、Ｔｒｚおよび
ＴＨ３のゲートは共通に接続するとともに’Ｉ”Ｐ＋の
ドレインおよびＴ、□のドレインの共通接続点に接続し
、ＴＮＩおよびＴ　８４のゲートはワードラインＷＯＲ
Ｄに接続した構成となっている。

第６図は上述したＣＭＯＳ６トランジスタＳＲＡＭを構
成する従来のゲートアレイの平面的構成を示すものであ
り、基本セルＢＣは４個のＰ型ＭＯＳ＋−ランジスタＴ
ＰＩ〜ＴＰ４と４個のＮ型ＭＯＳトランジスタＴＮＩ−
’ＴＮ４とを具えており、ＴＰ、〜ＴＰ４のゲート電極
１〜４は互いに平行に対向して整列されているとともに
ＴＨ，〜Ｔ、４４のゲート電極５〜８も互いに平行に対
向して整列している。

ＴＰＩのソースとＴ、□のソースは共通の拡ｔ＆ｉＪ９
で構成され、ＴＮＩのソースとＴＨ３のソースは共通の
拡散層１０で構成されている。Ｔ□〜ＴＰ４のドレイン
１１〜１４およびＴＨＩ〜Ｔ　Ｎ４のドレイン１５〜１
８はそれぞれ独立の拡散層で形成されている。また、Ｔ
Ｐ３およびＴＰ４のソース１９および２０はそれぞれ隣
接する基本セルの最外側のＰ型ＭＯＳ）ランジスタのソ
ースと共通の拡散層で形成されている。また、Ｔａｌ＋
およびＴＨ４のソース２１および２２はそれぞれ隣接す
る基本セルの最外側のＮ型ＭＯＳトランジスタのソース
と共通の拡散層で形成されている。

Ｐ型のＭＯＳＩ−ランジスタはＮ型の半導体ウェル２３
内に形成されており、Ｎ型のＭＯＳトランジスタはＰ型
の半導体基板２４内に形成されている。このように従来
のゲートアレイでは基本セルＢＣ内のそれぞれ４個のＰ
型およびＮ型ＭＯＳトランジスタＴＰＩ〜ＴＰ４および
Ｔ　Ｍｌ〜Ｔ　Ｎ　４が同一の形状寸法で構成されてい
る。

第７図は第６図に示すゲートアレイに、例えばアルミウ
ニムの２層配線を施してＳ　ＲＡ　Ｍを構成した状態を
示すものであり、実線で示すラインは第１層の配線、点
線で示すラインは絶縁層を介して第１Ｎ配線の上に形成
した第２層の配線を示す。

○印は第１層の配線に対するコンタクト、Ｘ印は第１層
と第２層との間のコンタクトを示すものである。第５図
に示すような接続を行うことにより第５図に示す回路構
成を有するＳＲＡＭを得ることができる。

（発明が解決しようとする課題）上述した従来のゲートアレイにおいては、基本セルＢＣ
内のそれぞれ４個のＰ型ＭＯＳトランジスタおよびＮ型
ＭＯＳトランジスタは同一の構成を有しているため、実
装効率が悪く、大面積を必要とする欠点がある。

本発明の目的は上述した欠点を除去し、実装効率を向上
し、同一面積のチップ内により多くの素子を形成するこ
とができるようにした半導体集積回路を提供しようとす
るものである。

（課題を解決するための手段および作用）本発明は、Ｃ
ＭＯＳトランジスタを具えるマスタスライス方式の半導
体集積回路において、基本セルを構成する４個のＰ型Ｍ
ＯＳ）ランジスタと４個のＮ型ＭＯＳトランジスタを、
それぞれゲート電極が平行に対向するように一列に並べ
、隣接するＰ型ＭＯＳトランジスタの主電極領域を共通
の拡散層を以って構成して４個のＰ型ＭＯＳ＋・ランジ
スタを縦続接続し、隣接するＮ型ＭＯＳトランジスタの
主電極領域を共通の拡販層を以って構成して縦続接続し
、外側のＮ型ＭＯＳＩ−ランジスタのゲート電極を、そ
れぞれ隣接する基本セルのＮ型ＭＯＳ）ランジスタのゲ
ート電極と共通に形成したことを特徴とするものである
。

本発明は、さらにＣＭＯＳ＋・ランジスタを具えるマス
タスライス方式の半導体集積回路において、基本セルを
構成する４個のＰ型ＭＯＳ）ランジス夕と４個のＮ型Ｍ
ＯＳトランジスタを、それぞれゲート電極が平行に対向
するように一列に並べ、隣接するＰ型およびＮ型ＭＯＳ
トランジスタの主電極領域をそれぞれ共通の拡散層を以
って構成して４個のＰ型およびＮ型ＭＯＳ）ランジスタ
をそれぞれ縦続接続し、外側のＰ型およびＮ型ＭＯＳト
ランジスタのゲート電極を、それぞれ隣接する基本セル
のＰ型およびＮ型ＭＯＳ）ランジスタのゲート電極と共
通に形成したことを特徴とするものである。

（実施例）第１図は本発明による半導体集積回路の一実施例の構成
を示す平面図であり、第２図は同じくそれから形成した
ＳＲＡＭの構成を示す平面図である。１つの基本セルＢ
Ｃ内に形成されているＭＯＳトランジスタの個数は第６
図に示した従来例と同様であり、４個のＰ型ＭＯＳトラ
ンジスタＴＰＩ〜ＴＰ４がＮ型ウェル５０内に形成され
、４個のＮ型ＭＯＳトランジスタＴＮｌ”−Ｔ　Ｈ４が
Ｐ型半導体基板５１に形成されている。Ｐ型ＭＯＳ）ラ
ンジスタＴ□〜ＴＰ４は、それらのゲート電極３１〜３
４が互いに平行に対向するように隣接して配置されてい
る。

また、Ｎ型ＭＯＳトランジスタＴＮＩ〜ＴＮ４のゲート
電極３５〜３８も互いに平行に対向するように配置され
ているが、両外側のトランジスタＴＮＩおよびＴＮ４の
ゲート電極３５および３８はそれぞれ隣接する基本セル
の最外側のＮ型ＭＯＳ）ランジスタのゲート電極と共通
となっている。さらに、第１および第２のＰ型ＭＯＳ）
ランジスタＴＰ＋およびＴＰ２のソースは共通の拡散層
３９で構成され、第１のＰ型ＭＯＳトランジスタＴＰＩ
のドレインおよび第３のＰ型ＭＯＳＩ−ランジスタＴ０
のドレインは共通の拡散層４１で構成され、第２のＰ型
ＭＯＳ）ランジスタＴ、２のドレインおよび第４のＰ型
ＭＯＳトランジスタＴ　Ｐ　４のドレインは共通の拡散
層４２で構成されている。また、第３および第４のＰ型
ＭＯＳトランジスタＴＰ３およびＴＰ４のソースはそれ
ぞれ隣接する基本セルの最外側のＰ型トランジスタのソ
ースと共通の拡散層４３および４４で構成されている。

一方、第２および第３のＮ型ＭＯＳＩ−ランジスタＴＮ
２およびＴＮ３のソースは共通の拡散層４０で構成され
、第１のＮ型ＭＯＳトランジスタＴＮｌのドレインおよ
び第２のＮ型ＭＯＳＩ−ランジスタＴＮ！のドレインと
、第３のＮ型ＭＯＳＩ−ランジスタＴｌｌ：ｌのドレイ
ンおよび第４のＮ型ＭＯＳＩ−ランジスタＴＮ４のドレ
インはそれぞれ共通の拡散層４５および４６で構成され
ている。また、第１および第４のＮ型ＭＯＳ）ランジス
タＴ）１１およびＴ、４４のソースはそれぞれ独立した
拡散層４７および４８を以って構成されている。

第２図は第１図に示したゲートアレイに２層配線を行っ
て第５図に示したＣＭＯＳ６）ランジスタＳＲＡＭを構
成した実施例を示すものである。

第１および第２のＰ型ＭＯＳＩ−ランジスタＴ”ｐ＋お
よびＴＰ２の共通ソースを構成する拡散層３９は第１層
配線より成る電源ラインＶａＯに接続し、第２および第
３のＮ型ＭＯＳ）ランジスタＴ、□およびＴＮｊの共通
ソースを構成する拡散層４０は第１層配線より成る電源
ラインＶ　３５に接続する。電源ライン■、は第１層配
線より成るライン５５を経てＮ型ウェル５０に対する接
点用拡ｆ１４１．層５６に接続し、電源ライン■、ｓは
第１層配線より成るライン５７を経てＰ型半導体基板５
１に対する接点用拡散層５８に接続する。また、第１の
Ｐ型ＭＯＳＩ−ランジスタＴ。

のドレインを構成する拡散層４１は第１Ｊｉ配線より成
るライン５９、第２層配線より成るライン６０および第
１層配線より成るライン６１を経て第２のＮ型ＭＯＳト
ランジスタＴＮ２のドレインを構成する拡散層４５に接
続する。第２のＰ型ＭＯＳトランジスタＴ、□のゲート
電極３２および第３のＮ型ＭＯＳトランジスタＴ、ｆ：
＋のゲート電極３７を第１層配線より成るリード６２を
経て相互接続するとともにリード６３を経て第２層配線
のり一ド６０に接続する。第２のＰ型ＭＯＳトランジス
タＴＰ２のドレインを構成する拡散層４２を第１層配線
より成るリード６４．６５および６６を経て第１のＰ型
ＭＯＳトランジスタＴ、１のゲート電極３１、第２のＮ
型ＭＯＳＩ−ランジスタＴ、□のゲート電極３６および
第３のＮ型ＭＯＳトランジスタＴＮ３のドレインを構成
する拡散層４６に順次に接続する。さらに、第１のＮ型
ＭＯＳトランジスタＴＮＩのソースを構成する拡散Ｎ４
７を第１層配線より成るリード６７を経て第２層配線よ
り成るビットラインＢＩＴに接続し、第４のＮ型ＭＯＳ
トランジスタＴＨ４のソースを構成する拡散層４８を第
１層配線より成るリード６８を経て第２層配線より成る
反転ビットラインＮＴＴに接続する。

このように第１層配線および第２層配線を用いることに
より第３図に示したＣＭＯＳ６トランジスタＳＲＡＭを
構成することができる。

第３図は本発明による半導体集積回路の他の一実施例の
構成を示す平面図であり、第４図は同じくそれから形成
したＳＲＡＭの構成を示す平面図である。１つの基本セ
ルＢＣ内に形成されているＭＯＳＩ−ランジスタの個数
は第１図に示した実施例と同様であり、４個のＰ型ＭＯ
ＳトランジスタＴ□〜Ｔ□がＮ型ウェル５０内に形成さ
れ、４個のＮ型ＭＯＳＩ−ランジスタＴＮ１〜Ｔ、４４
がＰ型半導体基板５１に形成されている。Ｐ型ＭＯＳト
ランジスタＴ　Ｐ　ｌ−Ｔ　Ｐ　ａは、それらのゲート
電極３１〜３４が互いに平行に対向するように隣接して
配置されており、Ｎ型ＭＯＳ）ランジスタＴ０〜ＴＮ４
のゲート電極３５〜３８も互いに平行に対向するように
配置されている。また、両外側のＮ型ＭＯＳトランジス
タＴＮＩおよびＴＨ４のゲート電極３５および３８はそ
れぞれ隣接する基本セルの最外側のＮ型ＭＯＳ）ランジ
スタのゲート電極と共通となっている。本例においては
、両外側のＰ型ＭＯＳ）ランジスタＴＰ３、ＴＰ４のゲ
ート電極３３．３４はそれぞれ隣接する基本セルの最外
側のＰ型ＭＯＳトランジスタのゲート電極と共通となっ
ている。さらに、第１および第２のＰ型ＭＯＳトランジ
スタＴＰ＋およびＴ、２のソースは共通の拡散層３９で
構成され、第１のＰ型ＭＯＳ）ランジスタＴ、１のドレ
インおよび第３のＰ型ＭＯＳ）ランジスタＴＰｆｆのド
レインは共通の拡散層４１で構成され、第２のＰ型ＭＯ
ＳトランジスタＴＰ２のドレインおよび第４のＰ型ＭＯ
ＳトランジスタＴＰ４のドレインは共通の拡散層４２で
構成されている。また、第３および第４のＰ型ＭＯＳ）
ランジスタＴ　Ｐ３およびＴＰ４のソースはそれぞれ独
立した拡散層４３および４４を以て構成されている。一
方、第２および第３のＮ型Ｍ　ＯＳ　）ランジスタＴＮ
□およびＴＮＴのソースは共通の拡散層４０で構成され
、第１のＮ型ＭＯＳ）ランジスタＴ、、のドレインおよ
び第２のＮ型ＭＯＳ）ランジスタＴ、□のドレインと、
第３のＮ型ＭＯＳＩ−ランジスタＴ　８３のドレインお
よび第４のＮ型ＭＯＳトランジスタＴ、４４のドレイン
はそれぞれ共通の拡散層４５および４６で構成されてい
る。また、第１および第４のＮ型ＭＯＳ）ランジスタＴ
。１およびＴ　ｓａのソースはそれぞれ独立した拡散層
４７および４８を以って構成されている。

第４図は第３図に示したゲートアレイに２Ｎ配線を行っ
て第５図に示したＣＭＯＳ６１−ランジスタＳＲＡＭを
構成した実施例を示すものであり、その接続配置は第２
図に示したものと同じであるので説明は省略する。

本実施例のようにＰ型ＭＯＳ）ランジスタおよびＮ型Ｍ
ＯＳトランジスタの双方を同一の構造とすることによっ
ても前例と同じ効果が得られるとともに双方のトランジ
スタのパターンを全く同じとすることができるため製造
が簡単となる効果もある。

上述した実施例においては、最外側のＰ型ＭＯＳトラン
ジスタＴ、３およびＴＰ４のゲート幅を中間のＰ型ＭＯ
Ｓ）ランジスタＴｒｉおよびＴＰ２のゲート幅よりも短
くしたが、これらのゲート幅を同一としてもよい。同様
にＮ型ＭＯＳ）ランジスタＴ□〜ＴＮ４においてもゲー
ト幅を同一とすることもできる。また、上述した実施例
ではＣＭＯ５６トランジスタＳＲＡＭを構成するように
″８領域を接続したが、勿論その他の回路を構成するよ
うに接続することもできる。

（発明の効果）上述したように本発明の半導体集積回路によれば、各基
本セルにおいて、４個のＰ型ＭＯＳトランジスタＴＰ１
〜ＴＰ４は隣接する主電極領域を共通の拡散層３９．４
１〜４４を以て構成し、４個のＮ型ＭＯＳトランジスタ
ＴＮＩ〜ＴＮ４でも隣接する主電極領域を共通の拡散層
４０．４５．４６を以って構成し、さらに最外側のＮ型
ＭＯＳ＋−ランジスタＴＮＩおよびＴ　Ｎａのゲート電
極３５および３８はそれぞれ隣接する基本セルの最外側
のＮ型ＭＯＳトランジスタのゲート電極と共通に形成す
るか、４個のＰ型ＭＯＳトランジスタＴＰＩ％ＴＰ４お
よび４個のＮ型ＭＯＳトランジスタの隣接する主電極領
域をそれぞれ共通の拡散層３９．４１．４２および４０
．４５．４６を以って構成し、さらに最外側のＰ型ＭＯ
ＳトランジスタＴ、３およびＴＰ４のゲート電↑ｆｆ１
３３．３４および最外側のＮ型ＭＯＳトランジスタＴＮ
ＩおよびＴＮ４のゲート電極３５．３８はそれぞれ隣接
する基本セルの最外側のＰ型ＭＯＳＩ−ランジスタおよ
びＮ型ＭＯＳトランジスタのゲート電極と共通に形成す
るようにしたため、基本セルの占有面積が従来のものに
比べて約４５％減少し、実装密度を著しく向上すること
ができる。

【図面の簡単な説明】

第１図は本発明による半導体集積回路の一実施例の構成
を示す平面図、第２図は同じくそれを０ＭＯＳ６）ランジスタＳＲＡＭ
を構成するように接続した状態を示す平面図、第３図は本発明による半導体集積回路の他の実施例の構
成を示す平面図、第４図は同じくそれを０ＭＯＳ６）ランジスタＳＲＡＭ
に接続した状態を示す平面図、第５図はＣＭＯＳ６）ラ
ンジスタＳＲＡＭの接続配置を示す回路図、第６図は従来のゲートアレイを示す平面図、第７図は同
じくそれを０ＭＯＳ６，）ランジスタＳＲＡＭを構成す
るように接続した状態を示す平面図である。ＢＣ・・・基本セルＴ、〜ＴＰ４・・・Ｐ型ＭＯＳ）ランジスタＴＮＩ〜Ｔ
Ｎ４・・・Ｎ型ＭＯＳＩ−ランジスタ３１〜３８・・・
ゲート電極　３９〜４８・・・拡散層５０・・・Ｎ型ウ
ェル　　　５１・・・Ｐ型半導体基板第１図第２図第５図第４図

Claims

【特許請求の範囲】１、ＣＭＯＳトランジスタを具えるマスタスライス方式
の半導体集積回路において、基本セルを構成する４個の
Ｐ型ＭＯＳトランジスタと４個のＮ型ＭＯＳトランジス
タを、それぞれゲート電極が平行に対向するように一列
に並べ、隣接するＰ型ＭＯＳトランジスタの主電極領域
を共通の拡散層を以って構成して４個のＰ型ＭＯＳトラ
ンジスタを縦続接続し、隣接するＮ型ＭＯＳトランジス
タの主電極領域を共通の拡散層を以って構成して縦続接
続し、外側のＮ型ＭＯＳトランジスタのゲート電極を、
それぞれ隣接する基本セルのＮ型ＭＯＳトランジスタの
ゲート電極と共通に形成したことを特徴とする半導体集
積回路。２、ＣＭＯＳトランジスタを具えるマスタスライス方式
の半導体集積回路において、基本セルを構成する４個の
Ｐ型ＭＯＳトランジスタと４個のＮ型ＭＯＳトランジス
タを、それぞれゲート電極が平行に対向するように一列
に並べ、隣接するＰ型およびＮ型ＭＯＳトランジスタの
主電極領域をそれぞれ共通の拡散時を以って構成して４
個のＰ型およびＮ型ＭＯＳトランジスタをそれぞれ縦続
接続し、外側のＰ型およびＮ型ＭＯＳトランジスタのゲ
ート電極を、それぞれ隣接する基本セルのＰ型およびＮ
型ＭＯＳトランジスタのゲート電極と共通に形成したこ
とを特徴とする半導体集積回路。