JPH02210686A

JPH02210686A - 半導体メモリ装置

Info

Publication number: JPH02210686A
Application number: JP1031574A
Authority: JP
Inventors: Yoshihiro Takemae; 義博竹前; Nobuo Ikuta; 生田　信雄; Yutaka Fukutani; 福谷　豊; Masakazu Kimura; 木村　雅一; Koji Shishido; 宍戸　浩司
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-02-10
Filing date: 1989-02-10
Publication date: 1990-08-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（ＩＩ！Ｅ要〕本発明は半導体メモリ装置に関し、冗長メモリの機能を最大限に発揮して、冗長効率の向上
を図りうる半導体メモリ装置を提供することを目的とし
、通常セルアレイと、該通常セルアレイ中の不良部分と置
換可能な冗長セルアレイとを具備した半導体メモリ装置
であって、前記冗長セルアレイは、前記通常セルアレイ
中の不良ワード線または不良ビット線を選択的に置換可
能な共用スペア線を有して構成する。

〔産業上の利用分野〕

本発明は半導体メモリ装置に関する。

半導体メモリの微細化、大容量化に伴なって半導体メモ
リの製造工程における不良セルも増加する。かかる欠陥
の存在により多くの良品部品が存在するにもかかわらず
、チップ全体が不良品とされることは歩留りの低下を招
来する。そこで、このような欠陥からチップを救済する
ために、半導体メモリには冗長回路が設けられている。

冗長回路は半導体メモリ（以下、通常セルアレイという
。）のメモリセルのうち、ウェーハプロービング試験時
に検出された不良セルのアドレスを不良セルアドレスメ
モリにプログラミングしておき、不良セルがアクセスさ
れた場合に、不良セルアドレスメモリのプログラミング
データに基づいて、当該不良セルを冗長メモリ（以下、
冗長セルアレイという。）に置き換えることによりアク
セス可能としてチップを救済するものである。

〔従来の技術〕

第８図に従来のＳＲＡＭの冗長回路の概要を示す。

まず、通常時の通常セルアレイ３に対するアクセス動作
を説明する。外部アドレスデータＡＤＤは行アドレスバ
ッファ１および列アドレスバッファ４にそれぞれ与えら
れる。

行アドレスバッファ１および列アドレスバッファ４にお
いては、それぞれにおいて外部アドレスデータＡＤＤを
ＴＴＬレベルからＭＯＳレベルに増幅し、正相および逆
相のアドレス信号Ａ、Ａを生成して行デコーダ２および
列デコーダ５に送る。

行デコーダ２および列デコーダ５においては、各アドレ
ス信号Ａ、Ａを解読し、指定されるワード線ＷＬおよび
ビット線ＢＬを選択する。このようにして、選択された
ワード線ＷＬとビット線ＢＬとの交点のメモリセルＭＣ
が特定されて読み出し動作が実行される。なお、書込み
動作は基本的には上記同様であるが、書込みデータがＩ
ｌｏから人出カバッファ１２、データ切換回路９、列デ
コーダ５、センスアンプ６の経路で流れる。

次に、通常セルアレイ３内にビット線不良による不良セ
ルが存在する場合、その不良セルのアドレスはウェーハ
ブロービング試験時に判明しているので、予め不良セル
アドレスメモリ７に記憶される（詳細は後述の第９図、
第１０図参照）。外部アドレスデータＡＤＤが不良セル
に対するものであった場合、不良セルアドレスメモリ７
からの不良アドレス信号Ｆ、Ｆとアドレス信号Ａ、Ａが
アドレス比較回路８により比較され；一致信号ＡＣＣが
データ切換回路９に出力される。一致信号ＡＣＣが出力
されたことは外部アドレスデータＡＤＤによりアクセス
されたメモリセルＭＣが不良セルであることを意味する
ので、データ切換回路９は列デコーダ５からのデータで
はなく冗長用センスアンプ１０を介して冗長セルアレイ
１１の冗長セルＲＭＣからのデータに切換える。

このようにして、不良セルのデータは冗長セルＲＭＣ側
のデータに置き換えられ、通常セルアレイ３内に不良セ
ルがあっても当該チップとしては外観上良品として動作
することができる。書込みの場合も上記同様であり、先
に示したデータの流れとなる。以上の構成において破線
で囲った部分が冗長回路である。

ビット線かワード線のいずれかの欠陥が当該冗長セルア
レイに許容される本数は越えた場合、他に健全な線が残
っていたとしても、そのチップを良品とすることができ
ない。例えば、スペアワード線が１本でスペアビット線
が１本の冗長セルアレイを想定した場合、ワード線のみ
が２本不良となったとすると、もはや当該チップを救済
することができず、残ったスペアビット線は無駄になる
。

そこで、本発明は冗長セルアレイの機能を最大限に発揮
して、冗長効率、したがって歩留りの向上を図りうる半
導体メモリ装置を提供することを目的とする。

〔発明が解決しようとする課題〕

上記従来の冗長回路の問題点は、救済する場合に当該冗
長セルアレイに設定された態様でしか行うことができず
、自由度に欠けるという点にある。

すなわち、不良セルの発生原因としであるアドレスに対
応するビット線、ワード線のいずれか若しくはその両者
に欠陥がある場合が挙げられる。

〔課題を解決するための手段〕

上記課題を解決するために、本発明は、通常セルアレイ
（３）と、該通常セルアレイ（３）中の不良部分と置換
可能な冗長セルアレイ（１６）とを具備した半導体メモ
リ装置であって、前記冗長セルアレイ（１６）は、前記
通常セルアレイ（３）中の不良ワード線（ＷＬ）または
不良ビット線（Ｂ　Ｌ）を選択的に置換可能な共用スペ
ア線を有して構成する。

〔作用〕

本発明によれば、冗長メモリ（１６）が共用になってい
るため、ワード線（ＷＬ）またはビット線（ＢＬ）のい
ずれかがより多く不良となっても、残りのスペア線によ
り代替して救済することが可能であり、目的を達成する
ことができる。

〔実施例〕

次に本発明の実施例を図面に基づいて説明する。

第１実施例第１図に本発明の第１実施例を示す。なお、この実施例
において、第３図と重複する部分には同一の符号を附し
てその説明を省略する。

第１図と第３図との比較において、両者の異なる点は、
行不良セルアドレスメモリ７　、列不良セルアドレスメ
モリ７　、行アドレス比較回路８Ｘ１列アドレス比較回
路８１、行冗長スペア線メモリ１３　、列冗長スペア、
線メモリ１３　、行Ｙ列選択回路１４、冗長Ｘデコーダ１５　、冗長Ｙデコー
ダ１５　、行列共用冗長セルアレイ（以下、単に冗長セ
ルアレイという。）１６、アドレス切換回路１７を備え
た点である。

行不良セルアドレスメモリ７ｘは通常セルアレイ３の不
良ワード線のアドレスを記憶し、列不良セルアドレスメ
モリ７Ｙは通常セルアレイ３の不良ビット線のアドレス
を記憶する。メモリセルとしては電流溶断形ポリシリコ
ンヒユーズ、レーザによる溶断形ポリシリコンヒユーズ
等を用いる。

行冗長スペア線メモリー３ｘは冗長セルアレイ１６のう
ち、不良ワード線をどのスペア線ＲＷＬ　　−ＲＷＬ７
で置換するかを指定するメモりで、予めそのスペア線ア
ドレスを記憶する。列冗長スペア線メモリー３Ｙも同様
に、冗長セルアレイ１６のうち、不良ビット線をどのス
ペア線ＲＷＬ　　−ＲＷＬ、で置換するかを指定するメ
モりである。メモリセルとしては同様にポリシリコンヒ
ユーズ等を用いることができる。

行列選択回路１４は二本の冗長スペア線の選択を同時に
行うことはできないので行と列の冗長が同時に必要にな
ったとき、いずれかを優先させるためのもので、その優
先度の設定は任意である。

冗長Ｘデコーダ１５ｘは冗長セルアレイ１６のスペア線
ＲＷＬ　　−ＲＷＬ７を行列選択回路１４からのデータ
を解読していずれか選択するためのデータである。冗長
Ｙデコーダ１５．はアドレス切換回路１７からのデータ
を解読してビット線ＢＬを選択するためのデコーダであ
る。

冗長セルアレイ１６はスペア線ＲＷＬ、〜ＲＷＬ７とビ
ット線ＢＬとでマトリクス配置されたセルアレイであり
、ワード線、ビット線のいずれかの救済にも使用可能で
ある。通常セルアレイ３が例えば４Ｋ（行）ｘ４Ｋ　（
列）−１６Ｍと、２トのメモリであるとすると、冗長セ
ルアレイ１６は例えば８（行）ｘ４Ｋ　（列）ビットの
メモリを使用する。

行アドレス比較回路８ｘは行不良セルアドレスメモリ７
ｘからの行不良セルアドレスデータＲＲＡ、ＲＲＡと行
アドレスバッファ１からの行アドレスデータＲＡ、ＲＡ
と行冗長スペア線メモリ１３Ｘからのスペア線指定デー
タＤＲＲとを比較し、行列選択回路１４に対して行選択
信号ＲＲ５を出力する。列アドレス比較回路８．は列不
良セルアドレスメモリ７Ｙからの列不良セルアドレスデ
ータＣＣＡ、ＣＣＡと列アドレスバッファ４からの列ア
ドレスデータＣＡ、ＣＡとスペア線指定データＤＣＲと
を比較し、行列選択回路１４に対して列選択信号ＣＲ８
を出力する。

次に動作を説明する。

いま、通常セルアレイ３のワード線ＷＬのいずれかに不
良があるものとする。その不良セルの行アドレスデータ
ＲＡ、ＲＡと行不良セルアドレスメモリ７ｘからの行不
良セルアドレスデータＲＲＡ、ＲＲＡとが行アドレス比
較回路８Ｘに入力され、両データが比較される。

両データが一致すると、行アドレス比較回路８ｘは一致
信号ＲＲ３を出力する。この一致信号ＲＲ５には冗長を
行う指令情報と冗長セルアレイ１６のどのスペア線ＲＷ
Ｌ　　−ＲＷＬ７を使用するかの情報が含まれている。

この一致信号ＲＲ３により行デコーダ２は非活性となる
。一致信号ＲＲ３は行列選択回路１４に入力され、この
とき行アドレス比較回路８Ｘからの列選択信号ＣＲＳは
ないので、行列選択回路１４は一致信号ＲＲ３に対応す
る内容の信号を冗長Ｘデコーダ１５ｘ１アドレス切換回
路１７、入・出力バッファ１２に出力する。

冗長Ｘデコーダ１５ｘは一致信号ＲＲ９を解読して冗長
セルアレイ１６のスペア線ＲＷＬｏ〜ＲＷＬ７のいずれ
かを選択する。

このようにして通常セルアレイ３のワード線ＷＬに不良
があった場合、その不良ワード線ＷＬは冗長セルアレイ
１６のスペア線ＲＷＬｏ〜ＲＷＬ７のいずれかに置き換
えられるので、当該チップを救済することができる。

一方、通常セルアレイ３のビット線ＢＬのいずれかに不
良があった場合、上記同様の動作により列不良セルアド
レスメモリ７　、列冗長スペア線メモリ１３　、列アド
レス比較回路８　、行列選Ｙ折回路１４、アドレス切換回路１７の系統で処理され、
不良ビット線ＢＬは冗長Ｘデコーダ１５Ｘを介して冗長
セルアレイ１６のいずれかのビット線ＢＬに置き換えら
れる。

いま、仮に、通常セルアレイ３において７本のワード線
ＷＬが不良であり、１本の、ビット線ＢＬが不良であっ
たとする。この場合、冗長セルアレイ１６において、ス
ペア線ＲＷＬ　　−ＲＷＬ６が通常セルアレイ３の不良
ワード線ＷＬにとって代り、スペア線ＲＷＬ７が通常セ
ルアレイ３の不良ビット線ＢＬを救済する。このとき、
スペア線ＲＷＬ７とビット線ＢＬとは直交関係にあり、
９０″の配置換えをしなければならないが、それは、冗
長Ｘデコーダ１５ｘへの情報をアドレス切換回路１７を
介して冗長Ｙデコーダ１５．に転送することにより行う
。

また、一致信号ＲＲ３と列選択信号ＣＲ３とが同時に発
生して競合した場合、行列選択回路１４がいずれか（例
えば、一致信号ＲＲ８）を優先して処理したのち、他方
（例えば、列選択信号ＣＲ８）を処理する。

かくして、本実施例によれば、ワード線ＷＬ。

ビット線ＢＬそれぞれ専用の冗長セルアレイを設けるこ
となく、１つの冗長セルアレイ１６で両方の不良を救済
することができ、スペア線の無駄を省くとともに、従来
より救済効率が上昇し、したがってチップの歩留りを向
上させることができる。

第２実施例次に第２図に本発明の第２実施例を示す。

この第２実施例は、冗長セルアレイ１６を８（行）Ｘ４
Ｋ　（列）ビットのアレイから１６（行）ｘ２Ｋ　（列
）ビットのアレイとしたものである。

すなわち、冗長セルアレイ１６は必ずしも通常セルアレ
イ３と同じ行数をもつことができるとは限らない。これ
は、冗長セルアレイ１６の構造上、通常セルアレイ３よ
りも大きな面積を必要とすることからくる制約である。

例えば冗長セルアレイ１６のセルをポリシリコン−層の
フローティングゲート型ＥＰＲＯＭで構成した場合、ポ
リシリコン−層でフローティングゲートを形成するため
の面積が必要となる。

そこで、本実施例では、占有面積の制約の少ないワード
線ＷＬの配列方向の面積を２倍とすべくスペア線ＲＷＬ
　　−ＲＷＬ７．の１６（行）とし、その分ビット線Ｂ
Ｌの配列方向を１７２の２Ｋ（列）とし容量としては同
じく３２にビットとしたものである。

このようにして、−ワード線ＷＬの本数が２倍になった
ので、これに対応して冗長Ｘデコーダ１５ｘに識別ビッ
トエリア１５ｘａを形成し、理論′０“　　ａｌ”で振
り分けるようにする。

以上のように、冗長セルアレイ１６のセル配列を構成す
ることにより、チップ上のレイアウトを合理的にするこ
とができる。

第３実施例本実施例は、通常セルアレイ３をマスクＲＯＭとした場
合の例である。

マスクＲＯＭは、通常、ポリシリコン−層で形成される
、したがって、冗長セルアレイ１６を通常セルアレイ３
の製造プロセスを大幅に変更することなく形成するため
には通常セルアレイ３と同様にポリシコン−層で形成す
る必要があり、がっ、不良セルに対応する冗長セルのプ
ログラミングを事後的に行うには書込み可能なメモリで
ある必要がある。

そこで、本実施例のように冗長セルアレイ１６をＥＦＲ
ＯＭとし、かつ、そ（７）ＥＰＲＯＭをポリシリコン−
層で形成するようにしたものである。

第３図（ａ）に本実施例における冗長セルアレイ１６の
冗長の平面図、第３図（ｂ）にその断面図、第３図（ｃ
）に通常のＥＦＲＯＭと本発明のＥＦＲＯＭとの対応関
係の説明図を示す。

第３図（ａ）、（ｂ）に示すように、Ｐ型基板２８上に
はフィールド酸化膜（Ｓ　ｉ　０２　）　２７が形成さ
れ、その上にはポリシリコー層のブローティングゲート
ＦＧが形成されている。フローティングゲートＦＧ上に
は層間絶縁膜（Ｓ　ｉＯ２）２６が形成され、この層間
絶縁膜２６を介してワード線ＷＬが形成されている。２
９はスペアビット線ＢＬを形成する拡散層（Ｎ）であり
、３０は冗長セルＲＭＣとなるトランジスタ領域である
。

以上の構造は第３図（Ｃ）に示すＥＰＲＯＭと電気的に
等価である。すなわち、ワード線ＷＬは層間絶縁膜２６
を介してフローティングゲートＦＧと対面する配置とさ
れているからコントロールゲートＣＧと等価であり、フ
ローティングゲートＦＧはフィールド酸化膜２７を介し
てトランジスタ領域３０上に形成されているからフロー
ティングゲートである。第３図（ｂ）と（ｃ）との対応
をとれば、トランジスタ領域３０上のフローティングゲ
ートＦＧとフィールド酸化膜２７との界面がＡ点であり
、拡散層２９上のフローティングゲートＦＧとフィール
ド酸化膜２７との界面がＢ点に相当する。

このように形成された冗長セルはワード線ＷＬとスペア
ビット線ＢＬとの間に印加される電圧により、フローテ
ィングゲートＦＧ内に電荷を蓄積して不良セルに対する
データを通常セルアレイ３に代えて記憶することになる
。

かくして、第３実施例によれば、マスクＲＯＭに適用す
る場合のポリシリコン−層で形成可能な点、および書込
みが可能である点という要請を満足する冗長セルを形成
することができ、所期の目的を達成する。

〔発明の効果〕

以上の通り、本発明によれば冗長セルアレイがワード線
、ビット線に対して共用可能であるため、ワード線、ビ
ット線の不良発生本数が異なっていても、不良発生本数
の多い方に規制されることなく、救済効率を向上させる
ことができる。その結果、半導体メモリチップの歩留り
を向上させうる。

【図面の簡単な説明】

第１図は本発明の第１実施例のブロック図、第２図は本
発明の第２実施例のブロック図、第３図は本発明の第３
実施例のブロック図、第４図は従来のＳＲＡＭの冗長回
路のブロック図である。１・・・行アドレスバッファ２・・・行デコーダ３・・・通常セルアレイ４・・・列アドレスバッファ５・・・列デコーダ７ｘ・・・行不良セルアドレスメモリ７Ｙ・・・列不良セルアドレスメモリ８Ｘ・・・行アドレス比較回路８、・・・列アドレス比較回路１３ｘ・・・行冗長スペア線メモリ１３、・・・列冗長スペア線メモリ１４・・・行列選択回路１５ｘ・・・冗長Ｘデコーダ１５、・・・冗長ＹデコーダＷＬ・・・ワード線ＢＬ・・・ビット線ＭＣ・・・メモリセルＲＭＣ・・・冗長セル第　　２　　図

Claims

【特許請求の範囲】

１．通常セルアレイ（３）と、該通常セルアレイ（３）
中の不良部分と置換可能な冗長セルアレイ（１６）とを
具備した半導体メモリ装置であって、前記冗長セルアレイ（１６）は、前記通常セルアレイ（
３）中の不良ワード線（ＷＬ）または不良ビット線（Ｂ
Ｌ）を選択的に置換可能な共用スペア線を有することを
特徴とする半導体メモリ装置。
２．請求項１記載の半導体メモリ装置において、行アド
レスまたは列アドレスのいずれか選択し、選択されたア
ドレスを冗長セルアレイのデコーダに送るためのアドレ
ス切換回路（１７）を備えたことを特徴とする半導体メ
モリ装置。レイ（３）中の不良部分と置換可能な冗長セルアレイ（
１６）とを具備した半導体メモリ装置であって、
３．通常セルアレイ（３）と、該セルアレイ（３）中の不良部分と置換可能な冗長セルアレイ（
１６）とを具備した半導体メモリ装置であって、前記冗長セルアレイ（１６）は、前記通常セルアレイ（
３）の中の不良ワード線（ＷＬ）および不良ビット線（
ＢＬ）を個々に選択的に置換可能な複数の共用スペア線
を有することを特徴とする半導体メモリ装置。
４．請求項３記載の半導体メモリ装置において、冗長セ
ルアレイのスペア線はワード線によって形成されたこと
を特徴とする半導体メモリ装置。
５．請求項３記載の半導体メモリ装置において、冗長セ
ルアレイのスペア線はビット線によって形成されたこと
を特徴とする半導体メモリ装置。
６．請求項３記載の半導体メモリ装置において、行アド
レスまたは列アドレスのいずれかを選択し、選択された
アドレスを冗長セルアレイのデコーダに送るためのアド
レス切換回路（１７）を備えたことを特徴とする半導体
メモリ装置。７、請求項３記載の半導体メモリ装置において、不良ワ
ード線および不良ビット線の不良アドレスを記憶すると
ともに、複数あるスペア線のいずれかのスペア線に切換
えるかの情報を記憶する回路（１３Ｘ、１３Ｙ）を持つ
ことを特徴とする半導体メモリ装置。８、請求項３記載の半導体メモリ装置において、外部ア
ドレスが、行不良アドレスメモリに記憶されたアドレス
と列不良アドレスメモリに記憶されたアドレスに同時に
一致した場合、行または列のいずれかを選択し冗長する
ための行列選択回路（１４）を備えたことを特徴とする
半導体メモリ装置。