JPH02210857A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02210857A JPH02210857A JP3180989A JP3180989A JPH02210857A JP H02210857 A JPH02210857 A JP H02210857A JP 3180989 A JP3180989 A JP 3180989A JP 3180989 A JP3180989 A JP 3180989A JP H02210857 A JPH02210857 A JP H02210857A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、混成集積回路分野において電子回路を構成す
る１へ導体集積回路素子、あるいは１ｔ、導体集積回路
分野において複数の回路を一つの半導体基板上に構成す
る場合に好適な半導体装置に関するものである 〔従来の技術〕 近伴、半導体集積回路装置は高集積、高密度化が強まる
傾向にあるが、このような回路装置は現在のところ専ら
、半導体基板の片面のみを利用し、この基板表面に微細
加工や多層配線を施すことにより電子回路を基板と一体
に作成している。
る１へ導体集積回路素子、あるいは１ｔ、導体集積回路
分野において複数の回路を一つの半導体基板上に構成す
る場合に好適な半導体装置に関するものである 〔従来の技術〕 近伴、半導体集積回路装置は高集積、高密度化が強まる
傾向にあるが、このような回路装置は現在のところ専ら
、半導体基板の片面のみを利用し、この基板表面に微細
加工や多層配線を施すことにより電子回路を基板と一体
に作成している。
第４図にバイポーラ型集積回路を構成した従来の半導体
装置の一例を示しており、半導体基板（ｌ）の片面には
埋込層（２）、エピタキシャル層（３）およびこれら各
層（２）（３）間に介在させた分離層（４）が形成され
ており、前記分離層（４）で囲まれたランド内に能動素
子（５）であるトランジスタ、ダイオードおよびＩＩＬ
と、受動素子（Ｇ）である抵抗、静電容量とをそれぞれ
形成すると共に、これらの能動素子（５）および受動素
子（６）間に回路配線と電極パッド（７）を形成してあ
り、また、必要な部分には保護膜（８）を形成しである
。
装置の一例を示しており、半導体基板（ｌ）の片面には
埋込層（２）、エピタキシャル層（３）およびこれら各
層（２）（３）間に介在させた分離層（４）が形成され
ており、前記分離層（４）で囲まれたランド内に能動素
子（５）であるトランジスタ、ダイオードおよびＩＩＬ
と、受動素子（Ｇ）である抵抗、静電容量とをそれぞれ
形成すると共に、これらの能動素子（５）および受動素
子（６）間に回路配線と電極パッド（７）を形成してあ
り、また、必要な部分には保護膜（８）を形成しである
。
このような構成の半導体装置の場合、通常、半導体基板
（１）の片面上の電極パッド（７）はアルミニウム、金
等の良導電性材料により形成され、この電極パッド（７
）と、パッケージのインナーリード電極とを金線、アル
ミニウム線あるいは銅線等の良導電性線材を用いて接続
した上で、樹脂、セラミツクまたは金属材料等によって
封止することにより実装して、その外部電極に適当な電
圧、信号を印加して回路としての動作を行わせるか、あ
るいは、混成集積回路のように、回路構成上の他の電圧
端子と、上記構成の当事導体装置の電極パッド（７）と
を前記と同様の良導電金属線材を用い、またはバンプ法
を用いて接続することにより動作させている。
（１）の片面上の電極パッド（７）はアルミニウム、金
等の良導電性材料により形成され、この電極パッド（７
）と、パッケージのインナーリード電極とを金線、アル
ミニウム線あるいは銅線等の良導電性線材を用いて接続
した上で、樹脂、セラミツクまたは金属材料等によって
封止することにより実装して、その外部電極に適当な電
圧、信号を印加して回路としての動作を行わせるか、あ
るいは、混成集積回路のように、回路構成上の他の電圧
端子と、上記構成の当事導体装置の電極パッド（７）と
を前記と同様の良導電金属線材を用い、またはバンプ法
を用いて接続することにより動作させている。
しかしながら１．に記のような従来構成の半導体装置は
、半導体基板（１）の片面に電子回路を形成した構造で
あるため、大面積の半導体基板が必要となる。また、部
品相互間で−［渉が生じ易い構成の回路の場合、部品相
互間の干渉を回避するために空間を大きくとったレイア
ウトとする必要があり、その分、スペースロスが増大す
る。しかも、このような無駄をなくそうとすれば、半導
体装置自体を複数個の半導体素子に分割しなければなら
な（なり、いずれにしても高密度実装が不可能なヒ、コ
ストアップを招く等の問題点があった。
、半導体基板（１）の片面に電子回路を形成した構造で
あるため、大面積の半導体基板が必要となる。また、部
品相互間で−［渉が生じ易い構成の回路の場合、部品相
互間の干渉を回避するために空間を大きくとったレイア
ウトとする必要があり、その分、スペースロスが増大す
る。しかも、このような無駄をなくそうとすれば、半導
体装置自体を複数個の半導体素子に分割しなければなら
な（なり、いずれにしても高密度実装が不可能なヒ、コ
ストアップを招く等の問題点があった。
本発明は、上記従来の問題点を解決するためになされた
もので、その一つの目的としては、例えば干渉を起こし
易い回路を半導体基板の両面に分離して構成することで
、小面積の基板を用いて装置を形成できるようにして、
基板上のスペース効率の向ｌ−とコストダウンを図るこ
とにあり、また、他の「１的としては、混成集積回路を
構成する場合、高速信号伝送が可能で高集積、高機能な
実装を実現することにある。
もので、その一つの目的としては、例えば干渉を起こし
易い回路を半導体基板の両面に分離して構成することで
、小面積の基板を用いて装置を形成できるようにして、
基板上のスペース効率の向ｌ−とコストダウンを図るこ
とにあり、また、他の「１的としては、混成集積回路を
構成する場合、高速信号伝送が可能で高集積、高機能な
実装を実現することにある。
このような目的を達成するために本発明は、シリコン（
Ｓｉ）単結晶またはガリウム砒素（ＧａＡｓ）単結晶か
らなる半導体基板の両面にそれぞれ能動部品および受動
部品からなる電子回路を一体に形成すると共に、前記電
子回路の各構成部品を個々に分離不可能な状態で集積し
てなることを特徴とするものである。
Ｓｉ）単結晶またはガリウム砒素（ＧａＡｓ）単結晶か
らなる半導体基板の両面にそれぞれ能動部品および受動
部品からなる電子回路を一体に形成すると共に、前記電
子回路の各構成部品を個々に分離不可能な状態で集積し
てなることを特徴とするものである。
本発明は上記構成により、例えば部品相互間のト渉が生
じ易い回路の場合、回路配置を接合半導体基板の両外面
に分割配置して、部品相互間の干渉をなくすことができ
る。また、混成集積回路として使用されるものでは、前
記接合半導体基板両面の各回路をバンプ法やワイヤボン
ディング法等によって混成集積回路の基板電極の所要部
分と接続することにより、高集積あるいは高機能な実装
を実現することができる。
じ易い回路の場合、回路配置を接合半導体基板の両外面
に分割配置して、部品相互間の干渉をなくすことができ
る。また、混成集積回路として使用されるものでは、前
記接合半導体基板両面の各回路をバンプ法やワイヤボン
ディング法等によって混成集積回路の基板電極の所要部
分と接続することにより、高集積あるいは高機能な実装
を実現することができる。
以下、本発明の実施例を図面に基づき詳細に説明する。
第１図に示したこの実施例のものは、股的なバイポーラ
型の゛１４導体装置であって、シリコン（Ｓｉ）単結晶
またはガリウム砒素（ＧａＡＳ）単結晶からなる半導体
基板（ＩＩ）の両面にそれぞれ能動部品（１２）および
受動部品（１３）からなる電ｒ回路を一体に形成すると
共に、前記電子回路の各構成部品（＋２）（１３）を個
別に分離不可能な状態で集積してなるものである。
型の゛１４導体装置であって、シリコン（Ｓｉ）単結晶
またはガリウム砒素（ＧａＡＳ）単結晶からなる半導体
基板（ＩＩ）の両面にそれぞれ能動部品（１２）および
受動部品（１３）からなる電ｒ回路を一体に形成すると
共に、前記電子回路の各構成部品（＋２）（１３）を個
別に分離不可能な状態で集積してなるものである。
より詳しくは、前記半導体基板（１１）の両面にそれぞ
れ埋込層（１４）、エピタキシャル層（＋５）およびこ
れら各層（２４）（１５）間に介在させた分離層（１Ｂ
）を形成し、前記基板（ＩＩ）両面の分離層（１Ｂ）で
囲まれたランド内に前記能動素子（１２）であるトラン
ジスタ、ダイオードおよびＩＩＬと、受動素子（１３）
である抵抗、静電容量とをそれぞれ形成し、これらの能
動素子（１２）および受動素子（＋３）間にアルミニウ
ムからなる回路配線および電極パッド（置７）を形成し
である。また、（１Ｂ）は保護膜である。
れ埋込層（１４）、エピタキシャル層（＋５）およびこ
れら各層（２４）（１５）間に介在させた分離層（１Ｂ
）を形成し、前記基板（ＩＩ）両面の分離層（１Ｂ）で
囲まれたランド内に前記能動素子（１２）であるトラン
ジスタ、ダイオードおよびＩＩＬと、受動素子（１３）
である抵抗、静電容量とをそれぞれ形成し、これらの能
動素子（１２）および受動素子（＋３）間にアルミニウ
ムからなる回路配線および電極パッド（置７）を形成し
である。また、（１Ｂ）は保護膜である。
次に、上記構成の半導体装置を通常の集積回路素子とし
ての使用例について説明すると、例えば第２図に示すよ
うに、半導体基板（１１）の両面に形成した電子回路の
電極パッド（＋７）と、後述する外装パッケージ（■３
）のインナーリード電極（２０）とをバンプ法または、
金線、アルミニウム線、銅線等の良導電性線材（２１）
を用いたワイヤボンディング法により接続するか、バン
プ法およびワイヤボンディング法の両方を用いて接続し
た後、樹脂封止、セラミック封止、金属缶中への封入等
による前記外装パッケージ（１９）を施すことにより、
通常の集積回路素子としての動作を行わせることができ
る。
ての使用例について説明すると、例えば第２図に示すよ
うに、半導体基板（１１）の両面に形成した電子回路の
電極パッド（＋７）と、後述する外装パッケージ（■３
）のインナーリード電極（２０）とをバンプ法または、
金線、アルミニウム線、銅線等の良導電性線材（２１）
を用いたワイヤボンディング法により接続するか、バン
プ法およびワイヤボンディング法の両方を用いて接続し
た後、樹脂封止、セラミック封止、金属缶中への封入等
による前記外装パッケージ（１９）を施すことにより、
通常の集積回路素子としての動作を行わせることができ
る。
また、上記構成の゛に導体装置を混成集積回路中に実装
する場合、−膜内なペアチップ実装法により実施するこ
とができる。すなわち、第３図に示すように、半導体基
板（ｌりの両面に形成された電子・回路の電極パッド（
＋７）をセラミック、ガラスエポキシ、紙フエノール等
からなる混成集積回路基板（２２）の回路端子ないし補
助端子部と、バンプ法ないし前述の良導電性線材（２１
）を使用して、半導体基板（１１）の片面毎に、または
両面同時に接続した上で、ポツティング樹脂（２３）
（その他セラミック、金属缶等）により実施例の半導体
装置部分（Ａ）を封止することにより、品質的に安定さ
せ、混成集積回路として通常の動作を行わせることがで
きる。なお、第３図中、（２４）は混成集積回路基板（
２２）上に形成された抵抗体、（２５）はオーバーコー
ト材である。
する場合、−膜内なペアチップ実装法により実施するこ
とができる。すなわち、第３図に示すように、半導体基
板（ｌりの両面に形成された電子・回路の電極パッド（
＋７）をセラミック、ガラスエポキシ、紙フエノール等
からなる混成集積回路基板（２２）の回路端子ないし補
助端子部と、バンプ法ないし前述の良導電性線材（２１
）を使用して、半導体基板（１１）の片面毎に、または
両面同時に接続した上で、ポツティング樹脂（２３）
（その他セラミック、金属缶等）により実施例の半導体
装置部分（Ａ）を封止することにより、品質的に安定さ
せ、混成集積回路として通常の動作を行わせることがで
きる。なお、第３図中、（２４）は混成集積回路基板（
２２）上に形成された抵抗体、（２５）はオーバーコー
ト材である。
以上説明したように本発明の半導体装置によるときは、
シリコン（Ｓｉ）ＱＬ結晶またはガリウム砒素（ＧａＡ
ｓ）単結晶からなる半導体基板の両面にそれぞれ能動部
品および受動部品からなる電ｒ−回路を一体に形成する
と共に、前記電子回路の各構成部品を個別に分離不可能
な状態で集積してなるものとしたので、前記電子回路の
構成目的に応じた適正な構成とすることにより、例えば
、部品相！ｌ：間の干渉が生じ易い回路構成の素子であ
っても、別々の１へ導体装置に分割していた従来例より
も有効なコストダウンを図ることができる。また、混成
集積回路の作成にあたっても、高速信号伝送が可能で高
集積、高機能な実装を容易かつ安価に実現できるなどの
優れた効果を発揮するものとなった。
シリコン（Ｓｉ）ＱＬ結晶またはガリウム砒素（ＧａＡ
ｓ）単結晶からなる半導体基板の両面にそれぞれ能動部
品および受動部品からなる電ｒ−回路を一体に形成する
と共に、前記電子回路の各構成部品を個別に分離不可能
な状態で集積してなるものとしたので、前記電子回路の
構成目的に応じた適正な構成とすることにより、例えば
、部品相！ｌ：間の干渉が生じ易い回路構成の素子であ
っても、別々の１へ導体装置に分割していた従来例より
も有効なコストダウンを図ることができる。また、混成
集積回路の作成にあたっても、高速信号伝送が可能で高
集積、高機能な実装を容易かつ安価に実現できるなどの
優れた効果を発揮するものとなった。
第１図は本発明に係る半導体装置の一実施例を示す四部
断面図、第２図は同装置をパッケージングしてなる半導
体素子の−・例を示す縦断面図、第３図は同装置を混成
集積回路に組込んだ装置の−・例を示す縦断面図、第４
図は従来例の半導体装置を示す要部断面図である。 （１１）・・・半導体基板、（＋２）・・・能動部品、
（＋３）・・・受動部品。 第４図
断面図、第２図は同装置をパッケージングしてなる半導
体素子の−・例を示す縦断面図、第３図は同装置を混成
集積回路に組込んだ装置の−・例を示す縦断面図、第４
図は従来例の半導体装置を示す要部断面図である。 （１１）・・・半導体基板、（＋２）・・・能動部品、
（＋３）・・・受動部品。 第４図
Claims (1)
- シリコン（Ｓｉ）単結晶またはガリウム砒素（ＧａＡｓ
）単結晶からなる半導体基板の両面にそれぞれ能動部品
および受動部品からなる電子回路を一体に形成すると共
に、前記電子回路の各構成部品を個々に分離不可能な状
態で集積してなる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180989A JPH02210857A (ja) | 1989-02-09 | 1989-02-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180989A JPH02210857A (ja) | 1989-02-09 | 1989-02-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02210857A true JPH02210857A (ja) | 1990-08-22 |
Family
ID=12341423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3180989A Pending JPH02210857A (ja) | 1989-02-09 | 1989-02-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02210857A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2317553A1 (en) * | 2009-10-28 | 2011-05-04 | STMicroelectronics S.r.l. | Double-sided semiconductor structure and method for manufacturing the same |
-
1989
- 1989-02-09 JP JP3180989A patent/JPH02210857A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2317553A1 (en) * | 2009-10-28 | 2011-05-04 | STMicroelectronics S.r.l. | Double-sided semiconductor structure and method for manufacturing the same |
| US8525253B2 (en) | 2009-10-28 | 2013-09-03 | Stmicroelectronics S.R.L. | Double-sided semiconductor structure and method for manufacturing same |
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