JPH02210949A - イメージセンサチップ及びそれを用いた光電変換装置 - Google Patents
イメージセンサチップ及びそれを用いた光電変換装置Info
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- JPH02210949A JPH02210949A JP1030017A JP3001789A JPH02210949A JP H02210949 A JPH02210949 A JP H02210949A JP 1030017 A JP1030017 A JP 1030017A JP 3001789 A JP3001789 A JP 3001789A JP H02210949 A JPH02210949 A JP H02210949A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はイメージセンサチップ及びそれを用いた光電変
換装置に係り、特に複数の受光要素を有するイメージセ
ンサチップ及び複数の受光要素が配列されたイメージセ
ンサチップを複数個有する光電変換装置に関する。
換装置に係り、特に複数の受光要素を有するイメージセ
ンサチップ及び複数の受光要素が配列されたイメージセ
ンサチップを複数個有する光電変換装置に関する。
［従来の技術］
リニアイメージセンサは、ファクシミリ、スキャナ等に
多用されている。かかるリニアイメージセンサは、シリ
コンウェハー上に作成されるために、センサ長さはウェ
ハサイズにより制限を受け、原稿と同一長さの複数の受
光要素が配列されたイメージセンサチップを作ることは
困難である。このため原稿からの反射光を光学系を用い
て縮小し、リニアイメージセンサ上り縮小投影して画像
を読み取っていた。
多用されている。かかるリニアイメージセンサは、シリ
コンウェハー上に作成されるために、センサ長さはウェ
ハサイズにより制限を受け、原稿と同一長さの複数の受
光要素が配列されたイメージセンサチップを作ることは
困難である。このため原稿からの反射光を光学系を用い
て縮小し、リニアイメージセンサ上り縮小投影して画像
を読み取っていた。
しかしこのような縮小光学系を使用する読取装置では、
光学系のスペースを広く取らなければならず、また解像
度も十分でない。
光学系のスペースを広く取らなければならず、また解像
度も十分でない。
これを解決するために、リニアイメージセンサを複数個
直線トに並べたマルチデツプ型イメージセンサが用いら
れている。
直線トに並べたマルチデツプ型イメージセンサが用いら
れている。
第３図は、従来のイメージセンサチップの構成を示すた
めの回路構成図〒ある。
めの回路構成図〒ある。
第３図に示されているように、受光装本６−１〜６−ｎ
からの光信号は、制御回路３により基本り’ＣＪ−９り
に同期してｉ４釈さ１６順次共通の出力線ｌに読み出さ
れていく。
からの光信号は、制御回路３により基本り’ＣＪ−９り
に同期してｉ４釈さ１６順次共通の出力線ｌに読み出さ
れていく。
出力綜目こ読み出された信号は、リセット回路５を通し
て、光信号増幅器４に人力される。リセット回路５では
、制御回路３からの制御信号により、リセットと読出し
とが交互に行われる。光信号増幅器４で増幅された信号
は共通出力線２に出力される。
て、光信号増幅器４に人力される。リセット回路５では
、制御回路３からの制御信号により、リセットと読出し
とが交互に行われる。光信号増幅器４で増幅された信号
は共通出力線２に出力される。
第４図（＾）は、リセット回路の具体的な構成の一例を
示す回路図である。第４図（Ｂ）は、リセット回路を動
作させる信号波形と出力信号波形のタイミングチャート
である。
示す回路図である。第４図（Ｂ）は、リセット回路を動
作させる信号波形と出力信号波形のタイミングチャート
である。
第４図（Ａ）において、トランジスタＱＳは出力線Ｉか
らの画素信号■０を出力信号ＶｏｕＬとして出力線】ａ
に読み出すためのトランジスタであり、トランジスタＱ
Ｒは出力線ｌをリセットするためのトランジスタである
。トランジスタＱＳのゲート電極には信号φΔの制御信
号が入り、トランジスタＱＲのゲート電極には（Ｗ号φ
Ａとは独）ン。
らの画素信号■０を出力信号ＶｏｕＬとして出力線】ａ
に読み出すためのトランジスタであり、トランジスタＱ
Ｒは出力線ｌをリセットするためのトランジスタである
。トランジスタＱＳのゲート電極には信号φΔの制御信
号が入り、トランジスタＱＲのゲート電極には（Ｗ号φ
Ａとは独）ン。
した信号φＢの制御信号が入る。
第４図（Ｂ）に示すように、信号φＡがｑちトつている
期間しｌにおいて、出力線１からの画素信号が増幅器４
の入力線となる出力線２に読み出され、信号φＢが立ち
上っている期間し２で出力線Ｉはリセットされる。この
ように読出しとリセットが交互に行われるため、出力信
号のデユープイーは約５０％になる。
期間しｌにおいて、出力線１からの画素信号が増幅器４
の入力線となる出力線２に読み出され、信号φＢが立ち
上っている期間し２で出力線Ｉはリセットされる。この
ように読出しとリセットが交互に行われるため、出力信
号のデユープイーは約５０％になる。
［発明が解決しようとする課題］
しかしながら、上記従来例では、各イメージセンサチッ
プの画素信号は基本クロックに同期して、逐次読出しと
リセットがシリアル処理されていくため、読出しは基本
的にデユーティ−５０％以上には成り得す、基本クロッ
クの高周波化に対応することが困難であ−ｙだ。
プの画素信号は基本クロックに同期して、逐次読出しと
リセットがシリアル処理されていくため、読出しは基本
的にデユーティ−５０％以上には成り得す、基本クロッ
クの高周波化に対応することが困難であ−ｙだ。
［課題を解決するための手段］
本発明のイメージセンサチップは、複数の受光要素から
の信号が出力される複数の出力線と、この複数の出力線
がそれぞれ接続される複数のスイッチ手段と、この複数
のスイッチ手段の出力が共通接続される共通出力線と、
前記複数の出力線のそれぞれに接続され、ｙ、複数のリ
セット手段とをイ１することを特徴とする。
の信号が出力される複数の出力線と、この複数の出力線
がそれぞれ接続される複数のスイッチ手段と、この複数
のスイッチ手段の出力が共通接続される共通出力線と、
前記複数の出力線のそれぞれに接続され、ｙ、複数のリ
セット手段とをイ１することを特徴とする。
本発明の光電変換装置は、複数の受光要素が配列された
イメージセンサチップを複数個有する光電変換装置にお
いて。
イメージセンサチップを複数個有する光電変換装置にお
いて。
前記イメージセンサチップ上に、ｌｉｉ記複数の受光要
素からの信号が出力される複数の出力線と、この複数の
出力線がそれぞれ接続される複数のスイッチ手段と、こ
の複数のスイッチ手段の出力が共通接続される共通出力
線と、１１ｊ記複数の出力線のそれぞれに接続される複
数のリセット手段とを有し、 一つの出力線に接続されるスイッチ手段と、他の−又は
二以上の出力線に接続されるリセット手段とが同時に制
御され、信号読み出しとリセットが同時に行われること
を特徴とする。
素からの信号が出力される複数の出力線と、この複数の
出力線がそれぞれ接続される複数のスイッチ手段と、こ
の複数のスイッチ手段の出力が共通接続される共通出力
線と、１１ｊ記複数の出力線のそれぞれに接続される複
数のリセット手段とを有し、 一つの出力線に接続されるスイッチ手段と、他の−又は
二以上の出力線に接続されるリセット手段とが同時に制
御され、信号読み出しとリセットが同時に行われること
を特徴とする。
〔作用〕
本発明のイメージセンサチップ及び光電変換装置は、複
数の受光要素からの画素信号を複数の出力線に出力し、
この複数の出力線の一つから、スイッチ手段をオン状態
とすることによって、出力信号を共通出力線に読み出し
、同時に、他の−又は二以上の出力線のスイッチ手段を
オフ状態とし、リセット手段をオン状態とすることによ
って、他の出力線のリセットを行わんとするものであり
、信号の読出しとリセットを同時に行うことを可能にす
るものである。
数の受光要素からの画素信号を複数の出力線に出力し、
この複数の出力線の一つから、スイッチ手段をオン状態
とすることによって、出力信号を共通出力線に読み出し
、同時に、他の−又は二以上の出力線のスイッチ手段を
オフ状態とし、リセット手段をオン状態とすることによ
って、他の出力線のリセットを行わんとするものであり
、信号の読出しとリセットを同時に行うことを可能にす
るものである。
［実施例］
以下、本発明の実施例を図面を用いて詳細に説明する。
第１図は、本発明の光電変換装置におけるイメージセン
サチップの一実施例の構成を示すための回路構成図であ
る。
サチップの一実施例の構成を示すための回路構成図であ
る。
なお、第３図に示した構成部材と同一構成部材について
は、同一符号を付する。
は、同一符号を付する。
第１図に示すように、制御回路３から基本クロックのｎ
相りロックφ１．φ２．・・・、φｎが各受光要素６−
１．６−２ 、 ・・＊、 ６−ｍ （ｍ寓ｘ ｎ
：Ｘは整数）に取り込まれ、センサ信号がそれぞれ
独ｑした出力線１−１．１−２．・・・、１−ｎに読み
出される。
相りロックφ１．φ２．・・・、φｎが各受光要素６−
１．６−２ 、 ・・＊、 ６−ｍ （ｍ寓ｘ ｎ
：Ｘは整数）に取り込まれ、センサ信号がそれぞれ
独ｑした出力線１−１．１−２．・・・、１−ｎに読み
出される。
この出力線１−１．１−２．・・・、１−ｎは、リセッ
ト回路を有するアナログスイッチ回路７に接続され、制
御回路３からのロ和クロック信号φ１．φ２゜・・・、
φｎによって、光信号増幅器４へ信号を読み出す出力線
とリセットを行う出力線が選択され、読み出しとリセッ
トとが同時に行われる。光信号増幅器４で増幅された信
号は共通出力線２に出力される。かかる動作により、デ
イ−ティー１００％の読み出しが可能となる。
ト回路を有するアナログスイッチ回路７に接続され、制
御回路３からのロ和クロック信号φ１．φ２゜・・・、
φｎによって、光信号増幅器４へ信号を読み出す出力線
とリセットを行う出力線が選択され、読み出しとリセッ
トとが同時に行われる。光信号増幅器４で増幅された信
号は共通出力線２に出力される。かかる動作により、デ
イ−ティー１００％の読み出しが可能となる。
なお、Ｅ記イメージセンサチップは、複数の出力線が、
配列された受光要素の一方の側に設けられており、回路
構成を簡易化し、占有面ｈ１を小さくし、チップを小型
化することができる。
配列された受光要素の一方の側に設けられており、回路
構成を簡易化し、占有面ｈ１を小さくし、チップを小型
化することができる。
以下上記アナログスイッチ回路の構成について説明する
。なお、ここでは説明の簡易化のために、２相クロツク
の場合を取り上げる。
。なお、ここでは説明の簡易化のために、２相クロツク
の場合を取り上げる。
第２図（Ａ）は、リセット回路を有するアナログスイッ
チ回路の一構成例を示す回路図である。
チ回路の一構成例を示す回路図である。
第２図（Ｂ）は、アナログスイッチ回路を動作させる信
号波形と出力信号波形とのタイミングチャートである。
号波形と出力信号波形とのタイミングチャートである。
第２図（Ａ）において、出力線１−１には、リセット用
のトランジスタＱＲＩが接続され、出力線１−２にはリ
セット用のトランジスタＱＲ２が接続される。出力線１
〜１はトランジスタＱＳ＋に接続され。
のトランジスタＱＲＩが接続され、出力線１−２にはリ
セット用のトランジスタＱＲ２が接続される。出力線１
〜１はトランジスタＱＳ＋に接続され。
トランジスタＱＳＩのゲート電極及びトランジスタＱＲ
２のゲート電極には大カバルスφ１が入る。出力線１−
２はトランジスタＱＳ２に接続され、トランジスタＱＳ
２のゲート電極及びトランジスタＱＲＩのゲート電極に
は入カバルスφ２が入る。
２のゲート電極には大カバルスφ１が入る。出力線１−
２はトランジスタＱＳ２に接続され、トランジスタＱＳ
２のゲート電極及びトランジスタＱＲＩのゲート電極に
は入カバルスφ２が入る。
次に上記アナログスイッチ回路の駆動方法の実施例につ
いて説明する。
いて説明する。
第２図（Ｂ）において、基本クロックより発生させた２
相クロックφ１．φ２の内で、期間しｌにおいては、ク
ロックφ１のパルスが立ち上がり、クロックφ２のパル
スが立ち下がった状態が保持されており、トランジスタ
ＱＳＩ及びＱＲ２はオン状態にあり、トランジスタＱＳ
２及びＱ旧はオフ状態にある。このため、出力線１−１
については１画素信号ＶＯＩがトランジスタＱＳ＋を通
して、共通な出力線１ａに読み出される。−力出力線１
−２については、トランジスタＱＲ２によってリセット
される。このときトランジスタＱＳ２はオフ状態なため
、出力線１ａには影響を与えず、出力線１ａには出力線
１〜１に読み出された画素信号Ｖ旧のみが出力信号Ｖ
ｏｕＬとして読み出される。
相クロックφ１．φ２の内で、期間しｌにおいては、ク
ロックφ１のパルスが立ち上がり、クロックφ２のパル
スが立ち下がった状態が保持されており、トランジスタ
ＱＳＩ及びＱＲ２はオン状態にあり、トランジスタＱＳ
２及びＱ旧はオフ状態にある。このため、出力線１−１
については１画素信号ＶＯＩがトランジスタＱＳ＋を通
して、共通な出力線１ａに読み出される。−力出力線１
−２については、トランジスタＱＲ２によってリセット
される。このときトランジスタＱＳ２はオフ状態なため
、出力線１ａには影響を与えず、出力線１ａには出力線
１〜１に読み出された画素信号Ｖ旧のみが出力信号Ｖ
ｏｕＬとして読み出される。
期間Ｌ２においては、クロックφ２のパルスがｑち上が
り、クロックφ１のパルスが立ち下がった状態が保持さ
れており、トランジスタＱＳ２及びＱＲＩはオン状態に
あり、トランジスタＱＳＩ及びＱＲ２はオフ状態にある
。出力線１２については、既に期間Ｌ１においてリセッ
トされており、リセット後に画素信号ＶＯ２がトランジ
スタＱＳ２を通して、共通な出力線＋ａに読み出される
。−力出力線１１については、トランジスタＱＲＩによ
ってリセットされる。このときトランジスタＱＳＩはオ
フ状態なため、出力線１ａには影響を与えず、出力線１
ａには出力Ｉ５ｉ！＋−２に読み出された画素信号ＶＯ
２のみが出力信号Ｖｏｕｔとして読み出される。
り、クロックφ１のパルスが立ち下がった状態が保持さ
れており、トランジスタＱＳ２及びＱＲＩはオン状態に
あり、トランジスタＱＳＩ及びＱＲ２はオフ状態にある
。出力線１２については、既に期間Ｌ１においてリセッ
トされており、リセット後に画素信号ＶＯ２がトランジ
スタＱＳ２を通して、共通な出力線＋ａに読み出される
。−力出力線１１については、トランジスタＱＲＩによ
ってリセットされる。このときトランジスタＱＳＩはオ
フ状態なため、出力線１ａには影響を与えず、出力線１
ａには出力Ｉ５ｉ！＋−２に読み出された画素信号ＶＯ
２のみが出力信号Ｖｏｕｔとして読み出される。
以上説明した動作が以後同様に繰り返えされる。
［発明の効果］
以上詳細に説明したように、本発明によるイメージセン
サチップ及び光電変換装置は、出力線の一つについて信
号の読み出しを行い、同時に他の−又は二以上の出力線
についてリセットを行うことができるので、信号の読出
しとリセットを同時に行うことが可能となり、その結果
、デユーティ−１００％の出力読み出しが可能となり、
クロックの高周波数化が可能となる。
サチップ及び光電変換装置は、出力線の一つについて信
号の読み出しを行い、同時に他の−又は二以上の出力線
についてリセットを行うことができるので、信号の読出
しとリセットを同時に行うことが可能となり、その結果
、デユーティ−１００％の出力読み出しが可能となり、
クロックの高周波数化が可能となる。
なお、複数の出力線を配列された受光要素の一方の側に
設ければ、回路構成を簡易化し、占有面積を小さくし、
チップを小型化することができる。
設ければ、回路構成を簡易化し、占有面積を小さくし、
チップを小型化することができる。
第１図は、本発明の光電変換装置におけるイメージセン
サチップの一実施例の構成を示すための回路構成図であ
る。 第２図（Ａ）は、リセット回路を有するアナログスイッ
チ回路の一構成例を示す回路図である。 第２図＋８）は、アナログスイッチ回路を動作させる信
号波形と出力信号波形とのタイミングチャートである。 第３図は、従来のイメージセンサチップの構成を示すた
めの回路構成図である。 第４図（Ａ）は、リセット回路の具体的な構成の一例を
示す回路図である。第４図［Ｂ）は、リセット回路を動
作させる信号波形と出力信号波形とのタイミングチャー
トである。 １−１．１−２． ・・・、 ｕｎ ：出力線、２：共
通出力線、３：制御回路、４：光信号増幅器、６−１．
６−２゜・、 ６−ｍ ：受光要素、７：アナログスイ
ツチ回路、 ＱＲｌ、 ＱＲ２，ＱＳｌ、 ＱＳ２：
ｔ−ランジスタ。
サチップの一実施例の構成を示すための回路構成図であ
る。 第２図（Ａ）は、リセット回路を有するアナログスイッ
チ回路の一構成例を示す回路図である。 第２図＋８）は、アナログスイッチ回路を動作させる信
号波形と出力信号波形とのタイミングチャートである。 第３図は、従来のイメージセンサチップの構成を示すた
めの回路構成図である。 第４図（Ａ）は、リセット回路の具体的な構成の一例を
示す回路図である。第４図［Ｂ）は、リセット回路を動
作させる信号波形と出力信号波形とのタイミングチャー
トである。 １−１．１−２． ・・・、 ｕｎ ：出力線、２：共
通出力線、３：制御回路、４：光信号増幅器、６−１．
６−２゜・、 ６−ｍ ：受光要素、７：アナログスイ
ツチ回路、 ＱＲｌ、 ＱＲ２，ＱＳｌ、 ＱＳ２：
ｔ−ランジスタ。
Claims (4)
- （１）複数の受光要素からの信号が出力される複数の出
力線と、この複数の出力線がそれぞれ接続される複数の
スイッチ手段と、この複数のスイッチ手段の出力が共通
接続される共通出力線と、前記複数の出力線のそれぞれ
に接続される複数のリセット手段とを有するイメージセ
ンサチップ。 - （２）前記複数の出力線を、配列された受光要素の一方
の側に設けた請求項１記載のイメージセンサチップ。 - （３）複数の受光要素が配列されたイメージセンサチッ
プを複数個有する光電変換装置において、前記イメージ
センサチップ上に、前記複数の受光要素からの信号が出
力される複数の出力線と、この複数の出力線がそれぞれ
接続される複数のスイッチ手段と、この複数のスイッチ
手段の出力が共通接続される共通出力線と、前記複数の
出力線のそれぞれに接続される複数のリセット手段とを
有し、 一つの出力線に接続されるスイッチ手段と、他の一又は
二以上の出力線に接続されるリセット手段とが同時に制
御され、信号読み出しとリセットが同時に行われること
を特徴とする光電変換装置。 - （４）前記複数の出力線を、配列された受光要素の一方
の側に設けた請求項３記載の光電変換装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030017A JPH02210949A (ja) | 1989-02-10 | 1989-02-10 | イメージセンサチップ及びそれを用いた光電変換装置 |
| DE69009787T DE69009787T2 (de) | 1989-02-10 | 1990-02-09 | Bildsensor und photoelektrisches Umwandlungsgerät zur Anwendung desselben. |
| EP90301416A EP0382568B1 (en) | 1989-02-10 | 1990-02-09 | Image sensor and photoelectric conversion apparatus using the same |
| US07/860,587 US5262870A (en) | 1989-02-10 | 1992-03-30 | Image sensor in which reading and resetting are simultaneously performed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030017A JPH02210949A (ja) | 1989-02-10 | 1989-02-10 | イメージセンサチップ及びそれを用いた光電変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02210949A true JPH02210949A (ja) | 1990-08-22 |
Family
ID=12292081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1030017A Pending JPH02210949A (ja) | 1989-02-10 | 1989-02-10 | イメージセンサチップ及びそれを用いた光電変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02210949A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6473538B2 (en) | 1998-02-19 | 2002-10-29 | Canon Kabushiki Kaisha | Image sensor |
| US6534757B2 (en) | 1998-01-30 | 2003-03-18 | Canon Kabushiki Kaisha | Image sensor noise reduction |
-
1989
- 1989-02-10 JP JP1030017A patent/JPH02210949A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6534757B2 (en) | 1998-01-30 | 2003-03-18 | Canon Kabushiki Kaisha | Image sensor noise reduction |
| US6473538B2 (en) | 1998-02-19 | 2002-10-29 | Canon Kabushiki Kaisha | Image sensor |
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