JPH0221137B2 - - Google Patents
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- Publication number
- JPH0221137B2 JPH0221137B2 JP56213980A JP21398081A JPH0221137B2 JP H0221137 B2 JPH0221137 B2 JP H0221137B2 JP 56213980 A JP56213980 A JP 56213980A JP 21398081 A JP21398081 A JP 21398081A JP H0221137 B2 JPH0221137 B2 JP H0221137B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- film
- dislocations
- amorphous region
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は半導体装置の製造方法に係り、特に素
子間分離層の形成方法に関する。
子間分離層の形成方法に関する。
(2) 技術の背景
半導体の集積回路がLSIから超LSIと集積度も
集積密度も大きくなるにつれ、集積されるデバイ
スの寸法はますます微細化される方向にある。特
に半導体素子の絶縁分離に於いては所謂選択酸化
法があり、これは高集積、配線の容易さ、セルフ
アラインが使用できる等の特徴を有している。
集積密度も大きくなるにつれ、集積されるデバイ
スの寸法はますます微細化される方向にある。特
に半導体素子の絶縁分離に於いては所謂選択酸化
法があり、これは高集積、配線の容易さ、セルフ
アラインが使用できる等の特徴を有している。
(3) 従来技術と問題点
選択酸化法で絶縁分離層を形成する場合の製造
工程を簡単に説明する。シリコン（Si）基板表面
全面を熱酸化して二酸化シリコン（SiO2）膜を
形成し、素子を形成すべき領域のSiO2膜上にシ
リコンナイトライド（Si3N4）膜を形成する。こ
の後、Si3N4膜をマスクとし、選択的に酸化して
SiO2絶縁分離層を形成する。しかしながら、該
絶縁分離層を選択酸化する際、Si3N4膜下に設け
られたSiO2膜を通して酸化が進み、Si3N4膜下部
端に酸化膜くい込み、所謂バーズ・ビーク
（Bird′s beak）が発生する。
工程を簡単に説明する。シリコン（Si）基板表面
全面を熱酸化して二酸化シリコン（SiO2）膜を
形成し、素子を形成すべき領域のSiO2膜上にシ
リコンナイトライド（Si3N4）膜を形成する。こ
の後、Si3N4膜をマスクとし、選択的に酸化して
SiO2絶縁分離層を形成する。しかしながら、該
絶縁分離層を選択酸化する際、Si3N4膜下に設け
られたSiO2膜を通して酸化が進み、Si3N4膜下部
端に酸化膜くい込み、所謂バーズ・ビーク
（Bird′s beak）が発生する。
この問題を解決する為に、従来Si3N4膜をSi基
板に直付けする方法が取られている。しかし、こ
の方法ではバーズ・ビークは小さくなるが、熱が
加えられる工程を通る時にSi3N4膜とSi基板の膨
張係数の違いにより、基板表面にストレスがかか
り、転位の発生をもたらす。多くの場合、約105
cm-2、深さ2μmにも及ぶ転位が入る。このような
転位が入つた状態で素子を形成すると、デバイス
特性が悪化するという問題が生じる。第１図はSi
基板表面に転位が入つた状態を示した半導体装置
の断面図である。第１図に於いて、１はSi基板、
２はSi3N4膜、３はSiO2絶縁分離層、４は転位を
それぞれ示している。なお、この転位の入つた領
域を除去すべくエツチングすると、酸化膜がエツ
チング後のSi基板の表面に対して庇状に張り出し
て、いわゆくオーバーハングを生じ、このあとの
素子製造工程においてポリシリコンや金属などを
被着・エツチングなどする過程で、この庇の下に
ポリシリコンや金属などが残留してしまい、これ
が配線のシヨートなどを引き起こす、という不都
合があつた。
板に直付けする方法が取られている。しかし、こ
の方法ではバーズ・ビークは小さくなるが、熱が
加えられる工程を通る時にSi3N4膜とSi基板の膨
張係数の違いにより、基板表面にストレスがかか
り、転位の発生をもたらす。多くの場合、約105
cm-2、深さ2μmにも及ぶ転位が入る。このような
転位が入つた状態で素子を形成すると、デバイス
特性が悪化するという問題が生じる。第１図はSi
基板表面に転位が入つた状態を示した半導体装置
の断面図である。第１図に於いて、１はSi基板、
２はSi3N4膜、３はSiO2絶縁分離層、４は転位を
それぞれ示している。なお、この転位の入つた領
域を除去すべくエツチングすると、酸化膜がエツ
チング後のSi基板の表面に対して庇状に張り出し
て、いわゆくオーバーハングを生じ、このあとの
素子製造工程においてポリシリコンや金属などを
被着・エツチングなどする過程で、この庇の下に
ポリシリコンや金属などが残留してしまい、これ
が配線のシヨートなどを引き起こす、という不都
合があつた。
(4) 発明の目的
本発明の目的はバーズ・ビークが小さく且つ従
来よりも転位が低減できる半導体装置の製造方法
を提供するにある。
来よりも転位が低減できる半導体装置の製造方法
を提供するにある。
(5) 発明の構成
本発明は、素子を形成すべきSi基板領域上に
Si3N4膜を形成する工程と、このSi3N4膜を介し
てイオン注入することにより該Si基板表面に非晶
質領域を形成する工程と、前記Si3N4層をマスク
として前記Si基板を選択酸化した後、前記非晶質
領域をエネルギー線照射によつて再結晶化し、転
位を低減化する工程とを含むことを特徴としてい
る。
Si3N4膜を形成する工程と、このSi3N4膜を介し
てイオン注入することにより該Si基板表面に非晶
質領域を形成する工程と、前記Si3N4層をマスク
として前記Si基板を選択酸化した後、前記非晶質
領域をエネルギー線照射によつて再結晶化し、転
位を低減化する工程とを含むことを特徴としてい
る。
(6) 発明の実施例
以下本発明の一実施例を用いて本発明を説明す
る。第２図ａ乃至ｃは本発明の一実施例に於ける
製造工程を追つた半導体基板の断面図である。第
１図で説明した部分と同部分は同記号で指示して
ある。
る。第２図ａ乃至ｃは本発明の一実施例に於ける
製造工程を追つた半導体基板の断面図である。第
１図で説明した部分と同部分は同記号で指示して
ある。
Si基板１上の素子を形成すべき領域に膜厚700
ÅのSi3N4膜２を形成した後、アルゴン（Ar+）
を注入量１×1016cm-2、注入エネルギー190Kev
でイオン注入してSi基板１表面に700〜800Åの厚
さの非晶質領域５を形成する（第２図ａ）。しか
る後、温度1100℃の湿潤雰囲気中でSi3N4膜２を
マスクとして選択酸化を行なうと、SiO2絶縁分
離層３が形成されると共に非晶質領域５に転位網
６が成長する（第２図ｂ）。この転位網６はSi基
板１とSi3N4膜２の界面から発生する転位を吸収
し、転位がSi基板１深部に成長するのを防げる効
果がある。最後に、光出力10W、走査速度10cm／
secのAr+レーザを転位網６に連続照射すると、
Si基板１表面の転位網６が再結晶化し、転位をア
ニールアウトできる（第２図ｃ）。尚、本実施例
では絶縁分離層３の形成と同時に転位網６を形成
しているが、選択酸化工程を通る前に熱処理を行
なつて転位網６を形成し、この後、酸化を行なつ
てもよい。
ÅのSi3N4膜２を形成した後、アルゴン（Ar+）
を注入量１×1016cm-2、注入エネルギー190Kev
でイオン注入してSi基板１表面に700〜800Åの厚
さの非晶質領域５を形成する（第２図ａ）。しか
る後、温度1100℃の湿潤雰囲気中でSi3N4膜２を
マスクとして選択酸化を行なうと、SiO2絶縁分
離層３が形成されると共に非晶質領域５に転位網
６が成長する（第２図ｂ）。この転位網６はSi基
板１とSi3N4膜２の界面から発生する転位を吸収
し、転位がSi基板１深部に成長するのを防げる効
果がある。最後に、光出力10W、走査速度10cm／
secのAr+レーザを転位網６に連続照射すると、
Si基板１表面の転位網６が再結晶化し、転位をア
ニールアウトできる（第２図ｃ）。尚、本実施例
では絶縁分離層３の形成と同時に転位網６を形成
しているが、選択酸化工程を通る前に熱処理を行
なつて転位網６を形成し、この後、酸化を行なつ
てもよい。
本実施例によれば、転位密度を10cm-2以下に且
つ転位の深さを1000Å以下に抑えることができ
た。このように、本実施例では、転位はレーザ照
射によつて低減化されているので、転位の入つた
部分を改めてエツチング除去する必要がなく、従
来の方法にみられたエツチングに起因する不都合
も起こらない、という利点もある。
つ転位の深さを1000Å以下に抑えることができ
た。このように、本実施例では、転位はレーザ照
射によつて低減化されているので、転位の入つた
部分を改めてエツチング除去する必要がなく、従
来の方法にみられたエツチングに起因する不都合
も起こらない、という利点もある。
(7) 発明の効果
本発明によれば、バーズ・ビークが小さく且つ
従来よりも転位が低減できるという効果がある。
従来よりも転位が低減できるという効果がある。
第１図は従来の方法で行なつた時に発生したSi
基板表面の転位を示した半導体装置の断面図、第
２図ａ乃至ｃは本発明の一実施例に於ける製造工
程を追つた半導体装置の断面図である。 １……Si基板、２……Si3N4膜、３……SiO2絶
縁分離層、４……転位、５……非晶質領域、６…
…転位網。
基板表面の転位を示した半導体装置の断面図、第
２図ａ乃至ｃは本発明の一実施例に於ける製造工
程を追つた半導体装置の断面図である。 １……Si基板、２……Si3N4膜、３……SiO2絶
縁分離層、４……転位、５……非晶質領域、６…
…転位網。
Claims (1)
- １ 素子を形成すべきシリコン基板領域上にシリ
コンナイトライド膜を形成する工程と、該シリコ
ンナイトライド膜を介してイオン注入して該シリ
コン基板表面に非晶質領域を形成する工程と、前
記シリコンナイトライド膜をマスクとして前記シ
リコン基板を選択酸化した後、前記非晶質領域を
エネルギー線照射によつて再結晶化し、転位を低
減化する工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56213980A JPS58114442A (ja) | 1981-12-26 | 1981-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56213980A JPS58114442A (ja) | 1981-12-26 | 1981-12-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58114442A JPS58114442A (ja) | 1983-07-07 |
| JPH0221137B2 true JPH0221137B2 (ja) | 1990-05-11 |
Family
ID=16648246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56213980A Granted JPS58114442A (ja) | 1981-12-26 | 1981-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114442A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6083810A (en) * | 1993-11-15 | 2000-07-04 | Lucent Technologies | Integrated circuit fabrication process |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4098618A (en) * | 1977-06-03 | 1978-07-04 | International Business Machines Corporation | Method of manufacturing semiconductor devices in which oxide regions are formed by an oxidation mask disposed directly on a substrate damaged by ion implantation |
-
1981
- 1981-12-26 JP JP56213980A patent/JPS58114442A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58114442A (ja) | 1983-07-07 |
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