JPH02211509A

JPH02211509A - オン・チツプ・フエーズ発生器

Info

Publication number: JPH02211509A
Application number: JP1303415A
Authority: JP
Inventors: Leonard D Boris; レオナード　デイビツド　ボリス; David E Chodelka; デイビツト　エドワード　チヨデルカ
Original assignee: Unisys Corp
Current assignee: Unisys Corp
Priority date: 1988-11-25
Filing date: 1989-11-24
Publication date: 1990-08-22
Anticipated expiration: 2013-09-03
Also published as: US4989175A; JP2793299B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、高速のメインフレームコンピュータにおける
動作を同期化するために採用されるクロック回路に関す
る。また、本発明は、特に、交換可能で同期化されたユ
ニットカードを有する同期化されたプロセッサ・システ
ムを提供するために、オフ・チップのマスタ・クロック
コントロールにより同期化されフェーズ制御されたとこ
ろの、オン・チップ・フェーズクロック発生器に関する
。

［従来の技術］従来から、メインフレームの中央処理ユニット（ＣＰＵ
）は自在に拡張され、また分散処理態様で動作するよう
に設計されてきた結果、システムは、プロセッサの異な
る要素における位相同期を調整するためのマスタ・クロ
ックを必要とするようになったということは良（知られ
ている。これまで、１つ以上のマスタ・クロックが、異
なるＣＰＵに、そして（または）、メインフレームＣＰ
Ｕの異なるキャビネットに、設けられてきた。高速のメ
インフレームコンピュータのクロックレート及びサイク
ルレートはこのように高速となった結果、ケーブルやパ
スによる遅延は、クロックパルスの時間幅を超えるもの
となってきた。もし、メインフレームＣＰＵが高出力の
クロックトライバを必要とするならば、各々のＣＰＵ若
しくはキャビネット個々にドライバを設け、それらのド
ライバへの入力信号は、それらのＣＰＵ若しくはキャビ
ネットのある１つに置かれたマスタのクロックに同期化
される必要がると示唆されてきた。

先行技術のメインフレームコンピュータは、マスタのク
ロック・システムにより制御されるスレーブのクロック
・システム方式を採用してきた。

スレーブ、マスタのクロックシステム各々がクロックの
フェーズを発生させるためにカスケード接続のフリップ
フロップを採用するときは、そのフリップフロップに用
いられる半導体メーカのプロセスの相違により分離した
りオーバラップしたりすフェーズクロック信号を発生す
ることもあり得る。

この後者の問題は前から気付かれており、同期出力信号
をカスケード接続することにより同期化される多重のフ
ェーズを出力する発生器やクロック・システムを各々の
ＣＰＵにおいて設けることにより解決されてきた。この
タイプのシステムでは、マスタ発振器を設け、各々のＣ
ＰＵのクロック・システムにおいて多重フェーズクロッ
ク発生器を同期化している。このようなシステムが、１
９８８年８月１８日に出願され、本願と同じ譲り受は人
に譲渡された米国特許出願（ｒ多重周波数クロック・シ
ステム１）に示され説明されている。

［発明が解決しようとする課題］この後者のタイプのクロック・システムは先行技術に係
る高速メインフレームコンピュータについてのクロック
の問題点をほとんど解決している。しかし、そのクロッ
クはＣＰＵの高速ロジックに対しては外部的であり、Ｃ
ＰＵに供給されるそのクロック信号はクロック発生器の
出力ラインを出た後で遅延やスキューが発生したりする
。この遅延やスキューはクロック発生器の出力ラインに
おける特別の調整無しでは、もはや調整は不可能である
。

フェーズクロツタ発生器レベルにおける特別な調整も必
要とせず、また、クロックの調整や特別な同期化も必要
としないで、１つのＣＰＵにおけるユニットカードの内
部互換性を可能ならしめるような、単純化されたクロッ
ク・システムを提供することは極めて好ましいことであ
る。更に、ＣＰＵのユニットカードを工場で製造するレ
ベルにおいて前もって同期化しておき、オン・チップ・
ロジックのレベルに下がって、クロックパルスのオーバ
ラップや分離やスキューや差分遅延をなくすことができ
るなら好ましい。

［実施例］第１図は、その各々のキャビネットが自身のクロック・
コントロール・ユニットカードな有する２つのメインフ
レームのキャビネットシステムを示すクロック・システ
ムのブロック図である。

プロセッサキャビネット１０は、クロック・コントロー
ル信号をライン１２上でロジック・ユニットカード１３
〜１７に供給するためのマスタのクロック・コントロー
ルカード１１を備える。各々のユニットカードは、複数
のＶＬＳ　Ｉチップを含む。各々のこのチップには、後
述する新規なオン・チップのクロック発生器（ＣＬＫ　
ＧＥＮ）　　１８が設けられている。保守コントローラ
１９は、スキャン・セット・バス２１を介してユニット
カード１３〜１７に接続される。バス２１はユニットカ
ード１７を超して延長され、拡張キャビネット２４のメ
インバス拡張カード２３に接続する。

メインの処理システムが最初に電源投入されると、保守
コントローラ１９がシステムを立ち上げるのに使われる
。プロセッサ・キャビネットｌＯのパワーコントロール
・カード２５が、両キャビネット１０．２４内のクロッ
ク・システムを同期化するのに使われる。パワー・オン
・クリア信号がライン２６上に発生され、クロック・コ
ントロール・カード１１をクリアする。パワー・オン・
クリア信号は、それからバス２０上で、スキャン・セッ
ト・バス２１に、そして、ユニットカード１３から１７
までの各々に・、そしてコネクタケーブル２２を介して
ユニットカード２３に分配される。スキャンセットバス
２７はユニットカード２３．２８．２９に接続される。

バス２７は、また、マスタのクロック・コントロールカ
ード１１と同じ拡張クロック・コントロールカード３１
に接続する。このコントロールカード３１は、マスタカ
ード１１に対するスレーブとして動作する。

コントロールカード３１は、コントロールカード２３．
２８．２９上のオン・チップ・クロック発生器１８に送
られるクロック・コントロール信号をライン３２上に発
生する。ライン２６に発生されたパワー・オン・クリア
信号が非アクテイブ状態になると、第１図のクロックシ
ステムのユニットカード１１，３１が同期化される。こ
の時点では、オン・チップ・クロック発生器１８ではク
ロック・フェーズ信号は発生されていない、保守コント
ローラ１９がそれから、システム及びクロック発生器を
所定の適当なフェーズでスタートするのに使われる。即
ち、保守コントローラ１９はクロック・コントロールカ
ード１１，３１内にスタート・パターンをロードする。

スタート・パターンがロードされると、マスタのコント
ロールカード１１は拡張用のクロック・ラン信号をライ
ン３３上に発生することになる。これにより、クロック
・コントロールカード１１，３１の両方のオン・チップ
クロック発生器１８がライン１２．３２上でラン信号を
発生させる。こうして、システムのフェーズの同期化を
実現する。クロック・コントロールカード１１上のマス
タ発振器３４は同じ長さのケーブルを通して基礎クロッ
ク信号を分配する。これらのケーブルはクロック・コン
トロール１１．３１に接続してシステムに基礎基準タイ
ミング信号を提供する。

好適な実施例システムでは、各ユニットカード１３〜１
５は、メインプロセッサのメモリ及びロジックを含み、
そして拡張スロットを有する。ユニットカード１６は、
チャネル−チャネル開用のアダプタ・ユニットカードで
ある。ユニットカード１７，２３は、キャビネット−キ
ャビネット間用のアダプタ・ユニットカードである。ユ
ニットカード２８と、ユニットカード２９までの拡張ス
ロットとはチャネルと周辺ユニットのためのアダプタカ
ードのためにある。

１つのキャビネットに１つのプロセッサのシステムでは
、Ｉ１０プロセッサ・カードはプロセッサ・キャビネッ
ト１０に置かれる。将来的には、拡張キャビネット２４
が追加されてもよい。この拡張キャビネット２４は、１
つのアダプタカードとＩ１０プロセッサカードとを含み
、そして更に、拡張クロック・コントロールカード３１
、並びにケーブル３８を介してマスタのパワー・コント
ロールカード２５に接続されたパワー・コントロールカ
ード３７とが設けられている。

第２図はマスタのクロック・コントロールカード１１の
回路の更に詳細なブロック図である。

第１図にも併せて示すように、前述のマスタ発振器３４
は１００ＭＨｚの信号を、ライン３５を介して自身のメ
インキャビネットに、ライン３６を介して拡張キャビネ
ットに送る。ケーブル３５は同期ロジック４１に接続さ
れている。クロック・スタート（ＣＬＯＣＫ　５ＴＲＡ
Ｔ）信号が第２の入力として入力され、第３の入力はラ
イン２６上の前述のパワー・オン・クリア（ＰＯＷＥＲ
ＯＮ　ＣＬＥＡＲ）信号である。同期ロジック４１は１
００　Ｍ　Ｈｚをライン４２上に５０　Ｍ　Ｈｚ信号に
変換する。この５０ＭＨ，信号は調整可能な遅延回路（
ＤＬＹ）　４３に入力され、ライン４４に調整された５
　０　Ｍ　Ｈｚとされて、さらにシステム・ストローブ
・ロジック４５に入力される。システム・ストローブ・
ロジック４５はシステム・ストローブ（ＳＹＳＴＥＭ　
５ＴＲＯＢＥ）信号をライン４６上に発生し、これが発
生器１８そしてフェーズ・ゼロ規定ロジック４７への入
力となる。フェーズ・ゼロ規定ロジックはシステム・フ
ェーズ・ゼロ規定信号（ＳＹＳＴＥＭ　ＰＨＡＳＥＯＤ
ＥＦＩＮＥ）をライン４８上に発生し、これは発生器１
８に入力される。ライン４６上のシステム・ストローブ
信号とライン４８上のフェーズ・ゼロ規定信号とは、オ
ン・チップクロック発生器１８の各々に送られるところ
の密に制御された入力信号である。

保守コントロール１９（第２図には不図示）は前述のス
キャン・データ信号（ＳＣＡＮ　ＤＡＴＡ）をバス２１
に出力し、この信号はマスタのクロック・コントロール
カード１１のへダーレジスタ４９に入力される。このヘ
ダーレジスタ４９はバス２１の情報が送られるユニット
カードのアドレスを特定するために使われる。コントロ
ールカード１１のアドレスがヘダーレジスタ４９に置か
れたものと仮定すると、それから、ライン５１のアドレ
ス出力信号はデコード／コントロール・ロジック５２に
送られて、ここで、ユニットカードアドレスと比較され
て、ＥＮＡＢＬＥ信号をスキャンセットレジスタ５４に
向けてライン５３上に発生する。

このレジスタ５４は、付勢されると、バス２１のスキャ
ンデータを７２ビツトレジスタ５４に受は入れる。本発
明の好適な実施例では、レジスタ５４にロードされた最
初の１６ビツトが、スタート／ストップ・データ・コン
トロール・ロジック５６に向かうライン５５上に現われ
る。このロジック５６はすべてのクロック発生器１８に
向けてライン５７上にスタート／ストップデータ（ＳＴ
ＡＲＴ／５ＴＯＰ　ＤＡＴＡ）を送出する。ライン５５
の１６ビツトは、データ・コントロール・ロジック５６
をして、１６個のデータクロックパルス（ＳＴＡＲＴ／
５ＴＯＰＤＡＴＡ　ＣＬＯＣＫ）の流れを、システムク
ロックの属のレートでもってライン５８上に発生せしめ
る。同期化クロック信号は、フェーズ規定ロジック４７
により、ライン５９上に出力される。この信号はデコー
ド／コントロール・ロジック５２への入力となる。コン
トロール・ロジック５２は代りにデータ・コントロール
・ロジック５６に向けて、コントロール信号（ＣＴＲＬ
）をライン６１上に出力する。

デコード／コントロール・ロジック５２はライン２１を
介して複数のコントロール信号を供給される。これらの
信号は、ライン６２上で、データ・コントロール・ロジ
ック５６に向けられたデータ信号（ＤＡＴＡ）となる。

上記複数のコントロール信号のうちの１つであるアドバ
ンス・コントロール信号（ＡＤＶＡＮＣＥ）は、ＢＩＳ
Ｔ（−−ド（後述）動作を制御する。後者の３つのスキ
ャンコントロール信号５ＣＡＮ　ＲＥＡＤＥＲＡＣＴＩ
ＶＥ、　５ＣＡＮ　ＡＣＴＩＶＥ、　５ＣＡＮＢＩＴ　
Ｃ０ＵＮＴＥＲ）はへダーレジスタ４９とスキャンセッ
トレジスタ５４のロード制御を行なう。

コントロール・ロジック５２は、拡張クロックラン信号
（ＥＸＰＡＮＳＩＯＮ　ＣＬＯＣＫ　ＲＵＮ）をライン
３３上に（併せて第１図を参照）、そして、各々のクロ
ック発生器１８に送られるラン信号（ＲＵＮ）をライン
６３上に出力する。もし、第２図のコントロールカード
１１がクロック・コントロールカード３１に対してスレ
ーブならば、拡張クロックラン信号（ＥＸＰＡＮＳＩＯ
Ｎ　ＣＬＯＣＫ　ＲＵＮ）がカード３１（７）：２ント
ロール・ロジック５２に向けてライン３３°上に出力さ
れる。しかし、もしカード１１がマスタならば、ライン
３３°上には信号は無いことになる。

第３図はマスタ発振回路３４のより詳細なブロック図で
ある。

１００ＭＨｚの水晶発振器６４は、安定な１００　Ｍ　
Ｈｚ信号（１００ＭＨ２ＣＬＯＣＫ）を、４ビツトシフ
トレジスタ６６と２つのＡＮＤゲート６７．６８に入力
される基礎クロック信号として、ライン６５上に発生す
る。ライン３９のクロック・スタート信号（ＣＬＯ（Ｊ
　５ＴＡＲＴ）はパワーアップ時には通常ローである。

ライン３９のクロックスタート信号は、ハイになって、
クロック・システムを安定化するために、この状態を所
定時間の間継続する。

ライン３９のクロックスタート信号が再びローになり、
シフトレジスタ６６からのラインＢ、Ｃ。

Ｄの出力信号が同時にロー・アクティブになるとライン
６５の発振器信号はＡＮＤゲート６７．６８でゲートさ
れて、ライン３５　（ＯＳＣＩ出力）、ライン３６（Ｏ
ＳＣＩ出力）となり（併せて第１図も参照）、クロック
・システムは以下説明するように同期化するようになる
。

第４図は、第３図のマスタ発振器回路３４のタイミング
図である。

ライン６５の１００　Ｍ　Ｈｚクロック信号は５ｎｓの
パルス時間若しくはＩｏｎｓのサイクル時間を有してい
る。ライン３９のクロックスタート信号（ＣＬＯＣＫ　
５ＴＡＲＴ）は通常ローであって、このクロックスター
ト信号（ＣＬＯＣＫ　５ＴＡＲＴ）がＣＬＯＣＫパルス
の７１部分のリーディングエツジの前でハイとなると、
これによりシフトレジスタ６６からのラインへの“０″
出力がハイになる。同様にして、次のクロックサイクル
の時に、シフトレジスタ６６からのラインＢの“１″出
力が７２の位置でハイになる。ＡＮＤゲート６７．６８
へのゲート入力としてのラインＢがハイになると、ロー
入力アクチイブであるこれらのゲートからのライン３５
，３６上の出力は、不能にされて、点７３に示されるよ
うにローになる０次のクロックサイクルでは、ラインＣ
，Ｄの出力がハイになる。

ライン３９上のクロックスタート信号がローになると、
ラインＡの出力は次のクロックで点７４に示すようにロ
ーになる。続く各々のクロックサイクルで、ラインＢ、
Ｃ，Ｄは順にローになる。

ＣＬＯＣＫパルスの７６部分のリーディングエツジがハ
イになり、次の５ｎｓの遷移時間の間ハイに留まると、
ラインＤはローになる。ＡＮＤゲート６７．６８は、そ
の入力ラインＢ、Ｃ，Ｄが同時にロー状態にあるときに
、エネーブルされる。この条件は、ライン３５．３６の
出力信号が、ライン６５のパルス部分７６がローになっ
た後の次のロークロックで、ライン６５のＣＬＯＣＫと
１８０度だけ位相がずれているライン３５．３６のパル
ス列を生成するのを可能にする。ゲート６７゜６８から
のライン３５．３６の反転出力は、ライン６５の１００
ＭＨ，クロックと位相があっている。

好適な実施例であるマスタ発振器３４の動作を説明して
きた。これにより、ライン３９のクロックスタート信号
（ＣＬＯＣＫ　５ＴＡＲＴ）がライン６５の発振信号（
１００ＭＨ２ＣＬＯＣＫ）と同期していないということ
が理解されたであろう、シフトレジスタ６６はシフトレ
ジスタの４ステージを同期化し、このシフトレジスタ６
６の不安定性を除去するために用いられている。

第５図は第２図に示されたマスタのクロック・コントロ
ール回路１１のより詳細なブロック図である。

前述の同期ロジック４１は、ライン２６のパワー・オン
・クリア信号（ＰＯＷＥＲＯＮ　ＣＬＥＡＲ）とライン
３９のクロックスタート信号（ＣＬＯＣＫ　５ＴＡＲＴ
ンとを入力する。これらの信号はゲートロジック７６に
入力され、ライン２６°の緩衝化されたパワー・オン・
クリア信号（ＰＯＣ）とライン７７のＳＥＴ信号とを発
生する。ＳＥＴ信号は部分の一回路７８のセット入力サ
イドとインバータ７９　（ＩＮＶ）とに入力され、ライ
ン８１にエネーブル信号を発生する。ライン３５，３５
°、３６（第３図）＋７）１００　Ｍ　Ｈｚ信号はゲー
ト・ロジック８２に入力され、部分の一回路７８へのク
ロックエネーブル入力となるライン８３のエネーブル信
号を発生する。この部分の一回路７８は前述の５０　Ｍ
　Ｈｚ基準信号（５０ＭＨ２ＲＥＦ）をライン４２に発
生し、可変の遅延回路（ＤＬＹ）　４３に送る。ライン
４４の調整された５　０　Ｍ　Ｈｚ基準信号はシステム
・ストローブ・ロジック４５のゲート・ロジック８４に
送られる。ゲート・ロジック８４からのライン８５゜８
６上のハイ／ローの出力は対称的な１組の可変の遅延回
路８７．８８に送られる。可変遅延回路８７のライン８
９上の出力はゲート・ロジック９１に入力され、より狭
いセットパルスをライン９２に発生する。このパルスは
セット／クリアタイプのフリップ・フロップ９３のＳＥ
Ｔ入力に入力される。同様に、可変の遅延回路８８のラ
イン９４の出力はゲート９５に入力され、より狭いリセ
ットパルスをライン９６に発生する。このパルスはフリ
ップ・フロップ９３のＲＥＳＥＴ入力に入力される。フ
リップ・フロップ９３のデータ人力には、好ましくは図
示のように、＋■のようなハイの基準電圧が印加される
。ライン９２．９６に現われる狭いセットパルスは１８
０度相ゲイれており、そして、好ましくは、対啄的なシ
ステムストローブパルス（ＳＹＳＴＥＭ　５ＴＲＯＢＥ
）を出力ライン４６に発生するように、遅延回路８７．
８８により精密に調整されているとよい、フリップ・フ
ロップ９３のライン９７．９８のハイとローの出力はＥ
ＣＬ／ＴＴＬレベル変換器９９に入力され、システム・
ストローブ出力信号（ＳＹＳＴＥＭ　５ＴＲＯＢＥＤＲ
ＩＶＥ　）をライン１０１に発生する。この信号はバッ
ファトライバ（ＢＵＦ）　Ｉ　Ｏ２に入力され、前述の
システムストローブ（ＳＹＳＴＥＭ　５ＴＲＯＢＥ）信
号をライン４６に発生する。このストローブ信号はオン
・チップクロック発生器において使用され、以下に説明
される。

フリップ・フロップ９３からのライン９７，９８のハイ
とロー信号は第２のＥＣＬ／ＴＴＬレベルコンバータ１
０３に入力され、フェーズ・ゼロ規定ロジック４７の可
変遅延回路（ＤＬＹ　４）　１０５に入力されるところ
のシステムストローブ信号をライン１０４に発生する。

可変遅延回路１０５の出力はライン１０１，１０４に現
われる５０ＭＨ，のシステムストローブ信号の遅延され
たものを発生する。ライン１０６上の遅延された信号（
５０ＭＢ２　ＤＬＹ）ハ４ビット・シフトレジスタ１ｏ
７へのクロック入力となる。このレジスタ１０７は、更
に前述のゲート７６からのパワー・オン・クリア信号（
ｐｏｃ）がライン２６°に入力してなる。ライン１０８
に設定されたハイとローのパターン（００１０）が、ラ
イン２６°のパワー・オン・クリア信号がハイアクティ
ブになったときに、レジスタ１０７にセットされる。シ
フトレジスタ１０７は、ライン２６°のパワー・オン・
クリア信号がインアクティブのローになるまで、システ
ム・フェーズ信号（ＳＰＯ〜５Ｐ３）をその出力ライン
Ｏ〜３に発生しない、システム・フェーズ・ゼロ信号（
ｓｐａ）が、ライン１０９に、８０ｎｓ毎の２０ｎｓの
信号（ＳＹＳ　ＰＨＤＥＦ　ＤＲ）として、バッファト
ライバ１１１の入力に現われる。バッファ・ドライバＩ
ｌｌは前述のライン４８にファンアウト信号を発生し、
これがオン・チップクロック発生器１８各々において用
いられるシステム・フェーズ・ゼロ規定信号（ＳＹＳＴ
ＥＭ　ＰＨＡＳＥ　ＯＤＥＦＩＮＥ）となる、可変遅延
回路１０５の目的は、ライン４８のパルスを、ライン４
６の２０ｎｓのクリチヵルなパルス（５０ＭＢ２　ＳＹ
ＳＴＥＭ　５ＴＲＯＢＥ）の立上がり若しくはリーディ
ングエツジに対して対称になるように、工場で調整する
ためにある。ライン４６のこの２０ｎｓのクリチカルな
パルスの立上がり若しくはリーディングエツジがライン
４８のパルスのパルスウィンド内にある限りは、オン・
チップクロック発生器の動作はノーマルモード動作を実
行するであろう。

同期ロジック４１へのライン２６，３５．３９上の入力
はカード１１への入力である。ライン４６のシステムス
トローブ信号（５０ＭＢ２　ＳＹＳＴＥＭＳＴＲＯＢＥ
）はカード１１の出力で、オン・チップクロック発生器
に行く、ユニットカード１１夫々の固定遅延回路１０５
を調整するためには、工場で遅延回路４３だけを調整す
る必要がある。かくして、そのカードが入力から出力ま
で同じ遅延を有するようになり、そのために現場におい
て特別な調整を行なわなくても互換性を有するようにな
る。

ライン３９のクロックスタート信号がハイで発振器から
の出力信号をカットオフしている間は、第３図、第４図
に関連して説明したように、フリップ・フロップ７８は
ライン７７のＳＥＴ信号によりセット状態にされたまま
でいる。拡張キャビネット２４のクロック・コントロー
ルカード３１においても同じような動作が行なわれる。

このようにして、パワーコントロールカード２５が、ラ
イン２６．３９のパワー・オン・クリア信号とクロック
スタート信号とを落すと、ライン３５．３６の発振器出
力信号（Ｏ２０ＩＮ）を、クロック・コントロールカー
ド１１，３１の両方において、同期してリスタートする
。かくして、両ユニットにおいて、２つのキャビネット
若しくは２つのプロセッサの同期化が行なわれる。

第６図は、各々のＶＬＳ　Ｉロジックチップ上で少なく
とも一度は実施される新規なオン・チップクロック発生
器１８の詳細なブロック図を示す。

第１図に示された前述のロジックカードの各々はこのよ
うな複数のチップ１８を備えており、これらのチップも
また互いに、後述するように、ユニットカード間で、キ
ャビネットあるいはプロセッサ間で同期化しているのと
同様に、十分に同期化している。第５図のライン４６．
４８の出力信号は、クロック発生器ロジック１８を含む
チップのビン若しくは端子において、ライン４６．４８
の入力信号として示されている。クロック発生器が設け
られているチップ部分はロジックチップの非常に小さな
部分であり、その論理機能を実行するのに必要なだけの
なるべく少ないビンを有することが好ましい。更に、ク
ロック発生器１８が設けられているロジックチップを含
むユニットカードは、ライン４８のフェーズ・ゼロ規定
信号（ＰＲＡＳＥｏ　ＤＥＦＩＮＥ）やライン４６のよ
りクリチカルなシステムストローブ信号（ＳＹＳＴＥＭ
　５ＴＲＯＢＥ）がスキュウや波形歪が除かれて、複数
のＶＬＳ　Ｉロジックチップ上の全てのクロック発生器
１８に同時に到着するように設計されている。ライン４
６のクリチカルなストローブ信号は、ライン１１３．１
１４の夫々にハイとローのストローブ出力信号（旧５Ｔ
ＲＯＢＥ、ＬＯ５ＴＲＯＢＥ）を発生するところのオン
・チップの入力バッファドライバ（ＢＵＦ）　　ｌ　１
２に入力される。ライン１１３のハイ・ストローブ信号
は偶数クロック・シフトレジスタ１１５に入力される。

ライン１１３の２０ｎｓ毎に発生するそのパルス（ＨＩ
　５ＴＲＯＢＥ）は、８０ｎｓ毎にライン４８に発生す
る最初の２０ｎｓのパルス（ＰＨＡＳＥ　ＯＤＥＦＩＮ
Ｅ）の到着時にクロック入力される。ライン１１６のシ
フトレジスタ０（ＳＲＯ）のパルスは奇数クロック・シ
フトレジスタ１１７に入力される。ライン１１６のこの
信号は２０ｎｓの間ハイで留まり、８０ｎｓのマシーン
サイクル毎に発生する。ライン１１４のローのストロー
ブ信号（ＬＯ５ＴＲＯＢＥ）の立上がりエツジはシフト
レジスタ０　（ＳＲＯ）パルスのハイ状態の後半部分の
間に起こる。このパルス（ＬＯＳＴＲＯＢＥ）は、ライ
ン１１６の信号（ＳＲＯ）から１０ｎｓだけ離れている
ところの、ライン１１８のハイ出力のＳＲＩ信号を発生
する。シフトレジスタ１１５．１１７のフリップ・フロ
ップは順に、ラインＳＲ２〜ＳＲ７と記された出力ライ
ンに、ライン１１３，１１４の入力信号のＩｏｎｓ後に
出る出力を発生する。かくして、ライン１１６のＳＲＯ
信号は、Ｉｏｎｓ遅らされ、ライン１１４のＬＯＳＴＲ
ＯＢＥ信号がハイになると、フェーズ０ＡＮＤゲート１
１９によりハイ信号として発生することになる、同様な
状態が、ライン１１８の２０ｎｓパルスの最後のＩｏｎ
ｓがライン１１３のハイストロープ信号がハイになるの
と同時にハイになるときに、起こる。

前に説明したように、複数のフリップ・フロップを具備
するシフトレジスタ１１５，１１７は、よく定義されて
はおらず、２０ｎｓパルスを発生する。これらの出力信
号は、ライン１１３，１１４に起こっているライン４６
の極めて密に制御されたシステムストローブ信号により
再定義される。

か（して、ゲート１１９，１２１の出力は、ライン４６
の極めて密に制御されたシステム・ストローブ信号（Ｓ
ＹＳＴＥＭ　５ＴＲＯＢＥ）により再定義される。

コントロールゲート１１９，１２１への他の入力の役目
は、スタート・シフトレジスタ１２２とストップ・シフ
トレジスタ１２３にセットされた所定のフェーズでのス
タートとストップとを許容するように、それらのコント
ロールゲートｔｔ９゜１２１をスタートし、ランし、ス
トップすることである。所定のラン時間はライン６３の
ランライン信号（ＲＵＮ）により選択される。スタート
・シフトレジスタ１２２とストップ・シフトレジスタ１
２３にセットするためのデータ（ＳＴＡＲＴ／５ＴＯＰ
ＤＡＴＡ）は、前述したように、オフ・チップのデータ
ライン５７から供給される。このデータは、スタート・
シフトレジスタ１２２とストップ・シフトレジスタ１２
３にロードされ、所望の８つのフェーズのうちのいずれ
かの１つでオン・チップのクロック発生器１８のスター
トを可能とし、ランライン６３　（ＲｊＪＮ）がアクテ
ィブである限りランを許すような１６ビツトの情報から
なる６発生器１８は、ランライン６３がインアクティブ
になるとストップ・シフトレジスタ１２３内に定義され
た位相（フェーズ）でもって位相発生動作のシーケンス
を停止することになる。

ラン・コントロール・ロジック１２４は、ライン４８の
フェーズＯ規定パルス（ＰＨＡＳＥ　ＯＤＥＦＩＮＥ）
によりクロックされ、即ち同期化されると共に、クロッ
ク化され同期化された出力信号を各々のライン１２５上
に出力する。フェーズＯからフェーズ７までのコントロ
ールゲー）（１１９，１２１その他）は夫々のライン１
２５の入力を有する。

これらのフェーズ・コントロールゲートは、後で詳述す
るような、最終段のフリップ・フロップ若しくは単一ス
テージのシフトレジスタ出力を有するステージ化された
ＡＮＤ１０Ｒゲートである。

同様に、各々のフェーズ・コントロールゲート１１９．
１２１その他は、ストップ・シフトレジスタ１２３．ス
タート・シフトレジスタ１２２からの各々の入力ライン
１２６，１２７　（第６図）を有する。コントロールゲ
ート１１９，１２１に必要な入力は、Ｉｏｎｓのいずれ
かの１つのストローブ・サイクルの間に、一方のフェー
ズ・コントロールゲートにて起こることとなる。８つの
フェーズに亙って循環するには８０ｎｓを有する。クロ
ックの４つのフェーズだけが採用されるのならば。

奇数若しくは偶数のフェーズ・コントロールゲートが２
０ｎｓの幅を有する４つのフェーズクロック信号を発生
するように接続される。

テストの目的のために、単一の位相を発生し、または１
つ以上のサイクルを発生し、そしていずれかの位相でス
タートし他のいずれかの位相でストップするのを停止す
ることが可能となる０通常シフトレジスタ１２２，１２
３にセットされるパターンは前述したように、保守コン
トローラ１９から与えられる。内蔵自己テスト（ＢＩＳ
Ｔ＝ｂｕｉｌｔ−ｉｎ　５ｅｌｆ　ｔｅｓｔ）モードに
移行することが望みのときは、ライン５７のデータパル
ス（ＳＴＡＲＴ／５ＴＯＰＤＡＴＡ）が、ライン２１に
送られてくるアドバンス信号（ＡＤＶＡＮＣＥ）の起動
毎に、第２図に示されたコントロール・ロジック５２か
ら送られる。好適な（ＢＩＳＴ）モード動作では、アド
バンス信号がクロック発生器１８を、各々のアドバンス
パルス毎にその動作の９つの位相に亙って、アドバンス
する。例えば、最初のアドバンスパルスは９つの位相を
含むフェーズＯからフェーズ０まで進む。

２番目のアドバンスパルスは、９つの位相を含むフェー
ズ１からフェーズｌまで進み、各々の連続するアドバン
スパルスに対し、クロック発生器は連続の９つの位相に
亙って続（。

テスト分野の技術で良く知られているように、各々のＶ
ＬＳ　Ｉチップにあるラッチの、アドバンスクロック間
の状態を、シリーズの閉じたループチェーン状に接続さ
れたフリップ・フロップを多項式発生器に通して循環す
ることにより、調べることが可能である。自己テストの
ためのスキャン−セット構成が、より良く設計されたメ
インフレームコンピュータのロジックに設けられている
。

簡略化の目的のために、フェーズ・コントロール出力ゲ
ート１１９，１２１だけへの入力が示されている。しか
し、フェーズ２からフェーズ７までのゲートが前述した
ように動作することが理解されるであろう。

第７図はオン・チップクロック発生器１８の詳細なロジ
ックブロック図を示している。前述のオフ・チップシス
テムのライン５７のスタート／ストップデータ信号（Ｓ
ＴＡＲＴ／５ＴＯＰ　ＤＡＴＡ）が、第６図のＳＲ８か
ら５Ｒ２３（１２２，１２３）と番号を付けられた１６
個のシフトレジスタのオン・チップデータ入力に入力さ
れる。オフ・チップシステムのライン５８のスタート／
ストップデータ・クロック信号（ＳＴＡＲＴ／５ＴＯＰ
　ＤＡＴＡ　ＣＬＯＣＫ）が同じシフトレジスタのクロ
ック入力に入力され、ライン５７のスタート／ストップ
データパルス（ＳＴＡＲＴ／５ＴＯＰ　ＤＡＴＡ）のシ
フト動作を発生させる。ＳＲ８から５Ｒ１５のシフトレ
ジスタの出力は、スタート・レジスタ０からスタート・
レジスタ７までの出力信号（ＳＴＡＲＴ　ＲＥＧ　Ｏ〜
５ＴＡＲＴ　ＲＥＧ　７）をライン１２８〜１３５に出
力する。同様に、５Ｒ１６から５Ｒ２３のシフトレジス
タステージの出力は、ストップ・レジスタＯからストッ
プ・レジスタ７までの出力信号（ＳＴＯＰ　ＲＥＧ　Ｏ
〜５ＴＯＰ　ＲＥＧ　７）を出力する。これらの出力信
号は、フェーズＯ、フェーズ１、その他の出力ゲート手
段のフェーズコントロールゲート１１９，１２１、その
他の入力に入力される。

ライン６３のオフ・チップのシステムクロックラン信号
（ＳＹＳＴＥＭ　ＲＵＮ　ＣＬＯＣＫ）及びライン４８
のオフ・チップシステム・フェーズ・ゼロ規定信号（Ｓ
ＹＳＴＥＭ　ＰＨＡＳＥ　ＯＤＥＦＩＮＥ）は、シフト
レジスタ５Ｒ２４，５Ｒ２８に入力され、ライン１４４
，１４５のスタート・フリップ・フロップ信号（ＳＴＡ
ＲＴＦＦ）及びエンドフリップ・フロップ信号（ＥＮＤ
　ＦＦ）を発生する。ライン６３の信号（ＳＹＳＴＥＭ
　ＲＵＮＣＬＯＣＫ）はインバータ６０で反転され、ラ
イン７０に反転クロック信号を発生する。ライン６３，
７０のクロック信号は、ライン１４４，１４５のスター
トとエンド信号（ＳＴＡＲＴ　ＦＦ、　ＥＮＤ　ＦＦ）
と共に、ＡＮＤゲート１４６，１４７に入力され、そし
て、５Ｒ２５，５Ｒ２９に入力されるゲート出力信号を
ライン１４８，１４９に発生する。ライン４８のシステ
ム・フェーズ・ゼロ規定信号（ＳＹＳＴＥＭ　ＰＨＡＳ
Ｅ　ＯＤＥＦＩＮＥ）は、シフトレジスタ５Ｒ２５，２
９に入力され、ライン１５１の継続ランフリップ・フロ
ップ信号（ＣＯＮＴＩＮＵＥ　ＲＵＮ　ＦＦ）と、ライ
ン１５２の停止フリップ・フロップ信号（ＳＴＯＰＰＥ
Ｄ　ＦＦ）と、ライン１５３の否停止フリップ・フロッ
プ信号（ＳＴＯＰＰＥＤ　ＦＦ）とを発生する。ライン
１４４のスタートフリップ・フロップ信号（ＳＴＡＲＴ
　ＦＦ）とライン１４５のエンドフリップ・フロップ信
号（ＥＮＤ　ＦＦ）とは夫々シフトレジスタ２７．３１
に、ＳＲ３出力信号と共に入力され、ライン１５４の遅
延スタートフリップ・フロップ信号（ＤＥＬＡＹＥＤ　
５ＴＡＲＴ　ＦＦ）とライン１５５の遅延エンドフリッ
プ・フロップ信号（ＤＥＬＡＹＥＤ　ＥＮＤ　ＦＦ）を
発生する。ライン１５１の信号とＳＲ３信号とはシフト
レジスタ２６に入力され、ライン１５６の遅延継続ラン
フリップ・フロップ信号（ＤＥＬＡＹＥＤＣＯＮＴＩＮ
ＵＥ　ＲＵＮ　ＦＦ）を発生する。ライン１５２のスト
ップフリップ・フロップ信号（ＳＴＯＰ　ＦＦ）とライ
ン１５７のＳＲ３信号はシフトレジスタ３０に入力され
、ライン１５８の非遅延ストップフリップ・フロップ信
号（ＤＥＬＡＹＥＤ　５ＴＯＰＰＥＤ　ＦＦ）を発生す
る。シフトレジスタ２５−３１から発生された信号は、
ラン・コントロール・ロジック１２４の出力からライン
１２５上に現われるコントロール信号である。

ライン１２５のラン・コントロール信号（第６図）がど
のようにコントロールゲート１１９，１２１その他に入
力されるかの典型例は以下のようである。即ち、スター
ト・ＡＮＤゲート１５９（第７Ｂ図）は、スタート・レ
ジスタ０信号（ＳＴＡＲＴ　ＲＥＧ　Ｏ）とスタートフ
リップ・フロップ信号（ＳＴＡＲＴ　ＦＦ）を入力し、
クロックフェーズのスタート・シフトレジスタのスター
トを制御する信号をライン１６１に発生する。、ラン・
継続ＡＮＤゲート１６２はクロックフェーズを第２のそ
して連続するクロックサイクルに発生する手段を提供す
る。ストップ・ＡＮＤゲート１６３は１サイクルの間ス
トップ・レジスタにより発生された位相を制御し、ＯＲ
ゲート１６５に入力されるライン１６４の出力信号を発
生する。ＯＲゲート１６５のライン１６６の出力はＡＮ
Ｄゲート１６７への３つのうちの１つの入力として入力
され、ライン１６８に所望のフェーズ・ゼロ出力（ＰＨ
ＡＳＥ　Ｏ）を発生する。

ライン１６９のフェーズ１出力（ＰＨＡＳＥ　ｌ）は３
人力のＡＮＤゲート１７１により発生され、そのうちの
２人力は第６図上のライン１１３（旧５ＴＲＯＢＥ）、
　１１８　（ＳＲ１）に発生される。ライン１７２の第
３の入力はＯＲゲート１７３の出力で作られる。このゲ
ート１７３は、スター）ＡＮＤゲート１７４．ランＡＮ
Ｄゲート１７５．ストップＡＮＤゲート１７６を夫々有
し、これらのＡＮＤゲートはスタート・シフトレジスタ
１２２．ストップ・シフトレジスタ１２３．ランコント
ロール・ロジック１２４で発生された入力を有する。ラ
イン１１６のシフトレジスタＯからの信号（ＳＲＯ）は
、ライン４８の前述のシステム・フェーズＯ規定信〜号
（ＳＹＳＴＥＭ　ＰＨＡＳＥ　ＯＤＥＦＩＮＥ）と入力
バッファ１１２の出力で発生されたライン１１３のスト
ロ−ブ・ハイ信号（ＨＩ　５ＴＲＯＢＥ）とによって発
生される。ライン１１８の信号（ＳＲｌ）はシフトレジ
スタ１からの出力である。シフトレジスタ１はシフトレ
ジスタ０からの入力信号（ＳＲＯ）と大力バッファ１１
２からのローストローブ入力信号（ＳＹＳＴＥＭＳＴＲ
ＯＢＥ）とを有する。

フェーズ０信号（ｐＨＯ）を発生する出力ゲート１１９
及びフェーズ１信号（ＰＨ１）を発生する出力ゲート１
２１との好適な実施例の動作を説明してきたので、フェ
ーズ２　（ＰＨ２）からフェーズ７　（ＰＨ７）の信号
は同様に発生されることが理解され、詳しい説明は不要
であることが理解されよう。ラン・コントロール・ロジ
ック１２４で発生される全ての必要な制御信号が示され
る。ＳＲ２〜ＳＲ７のシフトレジスタからの信号のカス
ケード伝統は、第６図に関連するところの、フェーズ２
からフェーズ７までの信号を発生するゲートの各々が、
第６図のラインＳＲ２〜ＳＲ７で発生された信号と同時
に起こるライン１１３または１１４からの入力を有する
、という意味である。

［発明の具体的な効果］本発明のオン・チップクロック発生器１８及び、クロッ
ク・コントロールカード１１，３１のマスタのクロック
・システムからの信号がどのようにしてオン・チップク
ロック発生器１８のオフ・チップ・コントロールを実現
するかということを今まで説明してきた。それで、クロ
ック発生器１８の出力におけるフェーズ・コントロール
ゲート１１９，１２１その他の出力がユニットカード上
のロジックチップの各々で、非常に接近して規定された
時間内に、オフ・チップクロック発生器を用いたときに
発生するようなタイプのスキューも発生することな（生
成される。本発明の実施例で起こる唯一のスキューも、
規定の範囲内に入るように前もって計算されたゲート１
１９と１２１（その他）からの出力の後に起こるだけで
ある。

このことが適切な高速動作を確実にする。

ＰＨＯからＰＨ７のクロックフェーズ信号とされたクロ
ック信号が大規模集積（ＶＬＳＩ）回路チップ上で発生
される最初は、クロック発生器の最終ステージにおいて
である。かくして、あらゆるロジックチップが、またユ
ニットカードがシステム内のどこに置かれているかに関
わりな（、同時にフェーズ信号を受けるということが確
実になる。更に、システムの残りの部分がラン状態に保
っている間に、ユニットカード若しくはユニットカード
上のロジックチップに保守を行なっている最中に、どん
なユニットカードもシャットダウンすることができると
いうのが本発明の特徴である。システムの残りの部分が
ラン状態に保っている間に、保守を受けているユニット
カード上のロジックチップの位相を動かしたりステップ
したりするであろう第２図のコントロール・ロジック５
２におけるコントロール・ロジックを提供することがで
きる。更に、ロジックチップやユニットカードに対して
保守作業を実行した後で、ユニットカードをリスタート
したり、交換したり、そして、ユニットカードの全ての
ロジックチップを、システムの残り部分がランを続行し
ている間に、適切な所望の所定の位相に置くことが可能
である。

【図面の簡単な説明】

第１図は、少な（とも１つのオン・チップのクロック発
生器を持つところの複数のロジックチツブを各々有する
ユニットカードな含む、プロセッサキャビネットや拡張
キャビネットを示すクロック・システムのブロック図、第２図は、オフ・チップのクロック・コントロール・ロ
ジックを含むユニットカード上のマスタのクロックコン
トロール回路の更に詳細なブロック図、第３図は、第２図のマスタのクロックコントロール回路
のオフ・チップのマスタ発振回路部の更に詳細なブロッ
ク図、第４図は、第３図のマスタ発振回路に関連した波形を示
すタイミング図、第５図は、オン・チップのクロック発生器の各々に供給
されるシステム・ストローブやシステム・フェーズＯ信
号を発生する、第２図のマスタのクロック制御回路のオ
フ・チップのマスタ発振回路部の更に詳細なブロック図
、第６図は、ロジックチップの各々の上で少なくとも一回
再現される新規クロック発生器の詳細なブロック図、第７図は第７Ａ図と第７Ｂ図との関連を説明する図で、第７Ａ図と第７Ｂ図は、オン・チップのクロック発生器
の最終段の出力バッファドライバを示す詳細なブロック
図である。

Claims

【特許請求の範囲】

（１）オフ・チップ・コントロール信号を有するコンピ
ュータのためのオン・チップ・フェーズ発生器であって
、複数の出力ゲートを有するオン・チップ・フェーズ発生
器手段と、前記フェーズ発生器手段とオフ・チップ・コントロール
信号とに接続されたスタート／ストップ・ラン・コント
ロール・ロジツク手段と、前記フェーズ発生器手段の前記出力ゲートに接続され、
前記フェーズ発生器の所定の位相において、スタートし
ストップするスタート・レジスタ手段とストップ・レジ
スタ手段であって、前記オフ・チップ・コントロール信
号に接続され、所定のフェーズ・スタート・データとフ
ェーズ・ストップ・データをセットするためのスタート
・レジスタ手段とストップ・レジスタ手段と、前記フェーズ発生器手段の前記ゲートと前記オフ・チッ
プ・コントロール信号とに接続され、フェーズ規定タイ
ミング信号を発生するフェーズ規定手段とを具備するこ
とを特徴とするオン・チップ・フェーズ発生器。
（２）前記スタート・レジスタ手段は前記オフ・チップ
・コントロール信号に接続されたシリアル・シフトレジ
スタを具備する事を特徴とする請求項の第１項に記載の
オン・チップ・フェーズ発生器。
（３）前記ストップ・レジスタ手段は前記スタート・シ
フトレジスタとオフ・チップ・コントロール信号とに接
続されたシリアル・シフトレジスタを具備する事を特徴
とする請求項の第２項に記載のオン・チップ・フェーズ
発生器。
（４）前記スタート／ストップ・ラン・コントロール・
ロジック手段は、並列に接続された複数のスタート・シ
フトレジスタとストップ・シフトレジスタとを具備する
事を特徴とする請求項の第３項に記載のオン・チップ・
フェーズ発生器。
（５）前記複数のスタート・シフトレジスタとストップ
・シフトレジスタとは単一要素のシフトレジスタからな
る複数のステージを具備する事を特徴とする請求項の第
４項に記載のオン・チップ・フェーズ発生器。
（６）前記オフ・チップ・コントロール信号はシステム
・ラン・クロック信号若しくはシステム・非ラン・クロ
ック信号を具備する事を特徴とする請求項の第１項に記
載のオン・チップ・フェーズ発生器。
（７）システム・クロック・ラン信号の存在は、前記ス
タート・レジスタ手段を、それにセットされた前記所定
の位相でスタートするのに有効である事を特徴とする請
求項の第６項に記載のオン・チップ・フェーズ発生器。
（８）システム・ラン信号の不存在は、前記ストップ・
レジスタ手段を、それにセットされた前記所定の位相で
ストップするための前記システム・非ラン・クロック信
号を発生する事を特徴とする請求項の第７項に記載のオ
ン・チップ・フェーズ発生器。
（９）前記オフ・チップ・コントロール信号は、前記フ
ェーズ発生器の前記出力ゲートの、マシーンサイクル若
しくはマシーンサイクルの一部の数を決定する事を特徴
とする請求項の第１項に記載のオン・チップ・フェーズ
発生器。
（１０）前記オフ・チップ・コントロール信号に接続さ
れた前記フェーズ決定手段はオフ・チップ・クロック・
カード手段に接続され、このオフ・チップ・クロック・カード手段はメインのス
キャン・セット・バスに接続され、前記オン・チップ・
フェーズ発生器をコントロールする事を特徴とする請求
項の第１項に記載のオン・チップ・フェーズ発生器。
（１１）前記クロック・カード手段は、前記フェーズを
含むチップから離れた位置にあるオフ・チップである事
を特徴とする請求項の第１０項に記載のオン・チップ・
フェーズ発生器。
（１２）前記クロック・カード手段は、前記コンピュー
タの各々のキャビネットに１つの複数の別個のクロック
・カードであり、１つのクロック・カードはマスタ・ク
ロック・カードで、他の全てのクロック・カードは前記
マスタ・クロック・カードにケーブルを介して接続し所
定の等遅延量を有するスレーブのクロック・カードであ
る事を特徴とする請求項の第１１項に記載のオン・チッ
プ・フェーズ発生器。
（１３）異なるキャビネットの異なるクロック・カード
は前記マスタ・クロック・カードにより同期化され、自
身のオン・チップ・クロック発生器を各々有する複数の
ロジックチップを含むユニットカードに、同期化された
オフ・チップ・コントロール信号を供給する事を特徴と
する請求項の第１２項に記載のオン・チップ・フェーズ
発生器。
（１４）前記クロック・カードとユニットカードは前も
って同期化され、前記コンピュータの前記キャビネット
内でフィールドにおける調整無しに交換可能である事を
特徴とする請求項の第１３項に記載のオン・チップ・フ
ェーズ発生器。
（１５）前記オフ・チップ・クロック・カード手段はマ
スタ発進器と前記オフ・チップ・コントロール信号を発
生する手段とを備えた事を特徴とする請求項の第１０項
に記載のオン・チップ・フェーズ発生器。
（１６）前記オフ・チップ・コントロール信号を発生す
る手段は前記クロック・カード手段の所定の遅延の全量
を同期化するための可変遅延手段を備える事を特徴とす
る請求項の第１５項に記載のオン・チップ・フェーズ発
生器。
（１７）前記遅延手段は前記マスタ発進器の出力におい
てシリーズに接続された調整可能な遅延回路を備える事
を特徴とする請求項の第１５項に記載のオン・チップ・
フェーズ発生器。
（１８）前記オフ・チップ・コントロール信号を発生す
る手段は前記マスタ発進器の出力に接続され、マスタ・
システム・ストローブ・クロック信号を発生するための
システム・ストローブ・ロジック手段を備え、このシステム・ストローブ・ロジック手段は少なくとも
１つの調整可能な遅延回路を有する事を特徴とする請求
項の第１５項に記載のオン・チップ・フェーズ発生器。
（１９）前記オフ・チップ・コントロール信号を発生す
る手段は前記システム・ストローブ・ロジック手段の出
力に接続されたフェーズ規定ロジック手段を備え、この
フェーズ規定ロジック手段は調整可能な遅延回路を有す
る事を特徴とする請求項の第１８項に記載のオン・チッ
プ・フェーズ発生器。