JPH10222243A - データ転送の間にサブシステム・クロックに一時的に同期される自由走行クロックを有するプロセッサを含むシステム - Google Patents

データ転送の間にサブシステム・クロックに一時的に同期される自由走行クロックを有するプロセッサを含むシステム

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JPH10222243A
JPH10222243A JP10005137A JP513798A JPH10222243A JP H10222243 A JPH10222243 A JP H10222243A JP 10005137 A JP10005137 A JP 10005137A JP 513798 A JP513798 A JP 513798A JP H10222243 A JPH10222243 A JP H10222243A
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Bashirio Jendaso Thomas
トーマス・バシリオ・ジェンダソ
Michael Mosley Joseph
ジョゼフ・マイケル・モスレイ
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Abstract

(57)【要約】 【課題】 プロセッサ及びプロセッサ・クロックを有す
る集積回路チップを含むコンピュータ・システムを提供
する。 【解決手段】 プロセッサ・クロック３０２が、プロセ
ッサ３０１とサブシステム３０５との間のデータの転送
の間に、一時的にサブシステム・クロック３０７に同期
される。データ転送の完了後、同期が不能にされ、プロ
セッサ・クロック３０７は、サブシステム・クロック周
波数よりも高いそれ自身の内部周波数で非同期に走行す
る。１実施例では、プロセッサ・クロック３０２が、プ
ロセッサ３０１と同一の集積回路チップ上に構成される
自由走行リング発振器４０１を使用する。温度及び電源
電圧の変化は、プロセッサ３０１の最大動作スピードの
変化を生じるだけでなく、プロセッサ・クロック３０２
の周波数の対応する変化も生じる。従って、プロセッサ
・クロック３０２の周波数が、温度及び電源の変化によ
り生じるプロセッサ３０１の最大動作スピードの変化を
追跡する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はコンピュータ及び他
の情報処理システムに関し、特に、別々の一般的に非同
期のプロセッサ・クロック及びサブシステム・クロック
を有するコンピュータ・システムに関して、そこではプ
ロセッサ・クロックがプロセッサとサブシステムとの間
のデータの転送の間にサブシステム・クロックに一時的
に同期される。更に本発明は、自由走行（free runnin
g）し、プロセッサまたは他のサブシステム集積回路チ
ップと一緒に集積化されるプロセッサ・クロック及び他
のサブシステム・クロックに関して、そこではクロック
の周波数が部分的に、チップの温度と、チップに供給さ
れる電源電圧とにより決定される。
【０００２】
【従来の技術】図１は、固定周波数のプロセッサ・クロ
ック１０１及びサブシステム・クロックを生成する分周
器１０２を有する従来のコンピュータ・システムを示
す。この図を参照すると、データがプロセッサ１０３と
サブシステム１０４との間で転送され得る。固定周波数
クロック１０１は、そのクロック信号をプロセッサ１０
３には直接供給し、サブシステム１０４には分周器１０
２を通じて間接的に供給する。分周器１０２はプロセッ
サ・クロック１０１の周波数を定義済みの数により分周
することにより、サブシステム・クロックを生成する。
結果的に、プロセッサ・クロック及びサブシステム・ク
ロックが常に同期され、プロセッサ・クロックの周波数
は、常にサブシステム・クロック周波数の倍数となる。
【０００３】サブシステム１０４は通常、サブシステム
・バス（図示せず）、及びサブシステム・バスに接続さ
れる複数のアドレス指定可能な"アダプタ"または"装置"
（図示せず）を含む。サブシステム・バスの設計は、そ
のバスに接続されるあらゆる装置の設計同様、越えられ
てはならない最大許容サブシステム・クロック周波数を
設定する。
【０００４】プロセッサ１０３の最大動作周波数が、最
大サブシステム・クロック周波数の倍数の場合、プロセ
ッサ及びサブシステムの両方がそれらの最大周波数で動
作できる。例えばプロセッサ１０３の最大動作周波数が
６６ＭＨｚで、サブシステム１０４が３３ＭＨｚのＰＣ
Ｉバスを含む場合、プロセッサ・クロック１０１は６６
ＭＨｚで動作し、２分周により、サブシステム・クロッ
ク周波数は３３ＭＨｚである。従って、プロセッサ１０
３及びサブシステム１０４の両方が、それらの最大周波
数で動作する。
【０００５】新たなプロセッサが導入される場合、これ
らの新たなプロセッサの最大動作周波数は、常に分周に
より、最大サブシステム周波数を獲得できるとは限らな
い。例えば、７５ＭＨｚのプロセッサ１０３及び３３Ｍ
ＨｚのＰＣＩサブシステム・バスを有するシステムで
は、７５ＭＨｚのプロセッサ・クロックを３３ＭＨｚに
低減する整数の除数が存在しない。７５ＭＨｚのプロセ
ッサ・クロックを２で割ると、３７．５ＭＨｚのサブシ
ステム・クロックが生成され、これは最大許容サブシス
テム・クロック周波数を越え、従って使用不能である。
７５ＭＨｚのプロセッサ・クロックを３で割ると、２５
ＭＨｚのサブシステム・クロックが生成され、これは使
用可能であるが、最大許容サブシステム・クロック周波
数を８ＭＨｚ下回るサブシステム・クロックとなる。結
果的に、図１に示される３３ＭＨｚのサブシステム・バ
スを使用するシステムでは、６６ＭＨｚから７５ＭＨｚ
のプロセッサに転向するスピードの利点が架空なものと
なる。換言すると、プロセッサ・スピードの向上が、サ
ブシステム・バス・スピードの損失により相殺され得
る。
【０００６】図２は、上述した問題に対する１解決法を
提供する従来のコンピュータ・システムを示す。この図
を参照すると、データがインタフェース・ユニット２０
３を通じ、プロセッサ２０１とサブシステム２０２との
間を転送される。プロセッサ・クロック２０４及びサブ
システム・クロック２０５は固定周波数であり、独立で
非同期のクロックであり、一方のクロックの周波数が他
方のクロックの周波数の倍数であることを要求しない。
従って、プロセッサ２０１及びサブシステム２０２の各
々は、それら自身の独立な"クロッキング・エンベロー
プ"内で走行し、インタフェース・ユニット２０３がこ
れら２つのエンベロープの間のデータの転送を処理す
る。このシステムはプロセッサ２０１及びサブシステム
２０２の両方が、それらの最大許容動作周波数で動作す
ることを可能にするが、インタフェース・ユニット及び
その機能、すなわち、一方のクロッキング・エンベロー
プからデータを受諾し、それを別のエンベロープのクロ
ックに同期させることに関連するたくさんの問題及び制
限が存在する。
【０００７】集積回路プロセッサ・チップでは、プロセ
ッサの最大動作（クロック）周波数が温度及び電源電圧
に伴い変化する。例えば温度の増加により、最大動作周
波数は通常低下する。しかしながら、最大動作周波数は
通常、単一の周波数として指定されるだけで、その単一
の周波数は、温度及び電源電圧の最悪条件の下で指定さ
れる。結果的に、プロセッサ・クロックの周波数は、通
常、最大動作周波数仕様に等しく設定され、これは実際
の温度及び電圧条件の下では、プロセッサの最大動作能
力よりも２倍以上遅い。
【０００８】
【発明が解決しようとする課題】従来技術の多くの問題
及び制限を克服するために、以下では、プロセッサとサ
ブシステムとの間のデータ転送期間以外は、プロセッサ
・クロック及びサブシステム・クロックが独立で非同期
であるコンピュータ・システムについて述べられる。デ
ータ転送の間、プロセッサ・クロックは一時的にサブシ
ステム・クロックに同期され、転送の完了時にプロセッ
サ・クロックがその非同期モード及び周波数に戻され
る。非同期モードでは、プロセッサ・クロックは固定周
波数で動作し、自由走行発振器がプロセッサ・クロック
の一部として使用され得る。この自由走行発振器は、好
適には、プロセッサと同一の集積回路チップ上で直接構
成され、発振器の周波数が温度及び電源電圧の変化に伴
い変化する。
【０００９】
【課題を解決するための手段】要するに本発明は、プロ
セッサ及びプロセッサ・クロックを有する集積回路チッ
プを含むコンピュータ・システムである。プロセッサは
複数のゲートを含み、プロセッサ・クロックは自由走行
の可変周波数発振器を含む。非同期モードでは、プロセ
ッサ・クロックの周波数は部分的に、チップ温度及びチ
ップに供給される電源電圧により決定される。従って、
ゲートの伝播遅延が温度及び電圧の変化に伴い減少する
場合、プロセッサ・クロックの周波数は増加する。同様
に、ゲートの伝播遅延が温度及び電圧の変化に伴い増加
する場合には、プロセッサ・クロックの周波数は減少す
る。コンピュータ・システムはまた、サブシステム・ク
ロックを有するサブシステムを含む。コンピュータ・サ
ブシステムは、データがプロセッサとサブシステム間で
転送され得るようにプロセッサに結合される。信号送信
手段が、プロセッサとサブシステムとの間のデータ・ブ
ロックの転送に先行して、同期信号を生成する。また、
プロセッサ・クロックとサブシステム・クロックとの一
時的同期を提供する同期手段も含まれる。一時的同期
は、同期信号により初期化され、データ転送の完了時に
終了される。従って、プロセッサ・クロックは、プロセ
ッサ・クロックとサブシステム・クロックとが同期され
ない非同期モード、またはプロセッサ・クロックがサブ
システム・クロックに同期される同期モードで動作し得
る。同期モードはデータ転送の間に使用される。
【００１０】別の実施例では、本発明は、プロセッサ及
びプロセッサに結合されるプロセッサ・クロックを含む
コンピュータ・システムである。コンピュータ・サブシ
ステムはサブシステム・クロックを含む。サブシステム
は、データが前記プロセッサとサブシステムとの間で転
送され得るようにプロセッサに結合される。プロセッサ
とサブシステムとの間のデータ・ブロックの転送に先行
して、同期信号を生成する信号送信手段が提供される。
コンピュータ・システムはまた、プロセッサ・クロック
とサブシステム・クロックとの一時的同期を提供する同
期手段を含む。一時的同期は、信号を同期することによ
り初期化され、データ・ブロック転送の完了時に終了す
る。従って、プロセッサ・クロックは、プロセッサ・ク
ロックとサブシステム・クロックとが同期されない非同
期モード、またはプロセッサ・クロックがサブシステム
・クロックに同期される同期モードで動作し得る。同期
モードはデータ・ブロックの転送の間に使用される。
【００１１】
【発明の実施の形態】図３は、本発明によるプロセッサ
及びサブシステムのブロック図である。この図を参照す
ると、プロセッサ３０１はプロセッサ・クロック３０２
及び周知のバス・インタフェース論理回路３０３を含
む。バス・インタフェース論理回路３０３から出力され
る周知の"データ転送"またはＤＡＴＡtrn信号が、ＯＲ
ゲート３０４の第１の入力を通じて、プロセッサ・クロ
ック３０２のＳＹＮＣinに結合される。ＤＡＴＡtrnは
プロセッサ３０１が、サブシステム・バス３０６を通じ
てサブシステム３０５に転送される必要のあるデータを
有する度にアクティブになる。サブシステム３０５は、
それ自身の独立クロックであるサブシステム・クロック
３０７を含み、これはサブシステム・バス３０６のサブ
システム・クロック・ラインに結合される。サブシステ
ム・クロック・ラインはまた、プロセッサ・クロック３
０２の"外部クロック"またはＣe入力にも接続される。
サブシステム・バス３０６の周知の"データ・レディ"ま
たはＤＡＴＡrdyラインもまた、ＯＲゲート３０４の第
２の入力を通じて、プロセッサ・クロック３０２のＳＹ
ＮＣin入力に結合される。ＤＡＴＡrdyはサブシステム
３０５（またはサブシステム・バス３０６に結合される
他のサブシステムまたは装置）が、転送すべきデータを
有する度にアクティブになる。結果的に、ＤＡＴＡrdy
またはＤＡＴＡtrnがアクティブになる度にＯＲゲート
３０４の出力がアクティブになり、プロセッサ・クロッ
ク３０２のＳＹＮＣin入力をアクティブにする。ＳＹＮ
Ｃinがアクティブ状態の時、プロセッサ・クロック３０
１はその内部クロックを外部クロック信号Ｃeに同期さ
せる。ＳＹＮＣoutは、プロセッサ・クロックが外部ク
ロック信号Ｃeに同期されるとき、アクティブになり、
この信号の活動化は、バス・インタフェース論理回路３
０３に２つのクロックが同期されることを示す。
【００１２】図４は、プロセッサ・クロック３０２の１
実施例の構成図である。この図を参照すると、リング発
振器４０１がインバータ４０２乃至４０６、"フィード
・フォワード"・パス内のＮＯＲゲート４０７乃至４０
９、"クロス・オーバ"・パス内のＮＯＲゲート４１０乃
至４１２、及び"フィード・バック"・パス内のＮＯＲゲ
ート４１３乃至４１５を含む。要するに、インバータ４
０６の出力が同期回路４１６を通じてインバータ４０２
の入力に結合されるとき、閉ループが形成され、発振周
波数がループ内の反転ステージの総数により、事実上決
定される。より詳細には、発振周波数がループ内のステ
ージの各々を通じる信号の伝播遅延の合計により決定さ
れる。
【００１３】ループ内のステージの数は、適切な制御ラ
イン"Ａ"、"Ｂ"及び"Ｃ"を、アクティブまたは非アクテ
ィブのいずれかにセットする制御回路（図示せず）によ
り決定される。例えば、Ａ＝１、Ｂ＝０及びＣ＝１の場
合、"クロス・オーバ"・パス内のＮＯＲゲート４１０及
び４１２の出力は強制的に０にされ、ＮＯＲゲート４１
０及び４１２を事実上、オフに切り替える。しかしなが
ら、Ｂ＝０なので、ＮＯＲゲート４１１はインバータと
して機能し、フィード・フォワード・パス内のＮＯＲゲ
ート４０７の出力を反転し、それをフィード・バック・
パス内のＮＯＲゲート４１４の入力に結合する。これは
インバータ４０２乃至４０３、ＮＯＲゲート４０７、４
１１、４１４、４１３及びインバータ４０６、及び同期
回路４１６を含む閉ループを形成する（但し、同期回路
４１６が外部クロック信号Ｃeに同期されないモードで
あると仮定する）。リング発振器４０１については、米
国特許第４９７８９２７号で詳述されている。
【００１４】本発明の１実施例では、発振器４０１がプ
ロセッサ３０１を含む集積回路の一部として統合的に形
成される。換言すると、発振器４０１は、プロセッサ３
０１と同一のシリコン・チップまたは他の半導体材料上
に形成される。この実施例では、発振器４０１がプロセ
ッサ３０１と同一の集積回路製造技術を用いて構成され
ることが好適であるが、不可欠ではない。例えば、プロ
セッサ３０１が特定のバイポーラ技術を用いて構成され
る場合、発振器４０１もまた同一のバイポーラ技術を用
いて構成される。
【００１５】半導体チップの温度及びそのチップに供給
される電圧は、チップ上のゲート及び他の回路の各々を
通過する信号の伝播遅延に、直接影響を及ぼす。例え
ば、温度が上昇すると、伝播遅延は通常増加し、チップ
の最大動作スピードを事実上、低減する。従って、従来
のコンピュータ・システムでは、プロセッサの最大動作
スピードは通常、最悪温度及び電圧条件にもとづき選択
され、固定周波数発振器が使用される（発振器周波数が
これらの最悪条件にもとづき選択される）。異なる温度
及び電圧条件の下では、プロセッサの最大動作スピード
は多大に増加し得る。しかしながら、従来のシステムで
は、プロセッサは固定周波数発振器により制限され、プ
ロセッサの最大性能の改善が不可能である。
【００１６】発振器４０１及びプロセッサ３０１が同一
チップ上に構成される本発明の実施例では、プロセッサ
の最大動作スピードの改善を生じる温度及び電圧の変化
が、発振器の周波数に対しても対応する変化を生じる。
換言すると、プロセッサの最大動作スピードが増加する
と、発振器の周波数の対応する増加が発生する。
【００１７】同期回路４１６は、ＳＹＮＣinがアクティ
ブの時だけ、入力Ｃiにおけるリング発振器の内部クロ
ック信号を入力Ｃeにおける外部クロック信号（サブシ
ステム・クロック）に同期させる。ＳＹＮＣinが非アク
ティブの時、プロセッサ・クロックはそれ自身の内部周
波数にて自由走行する。同期回路４１６は好適には、図
５及び図６にそれぞれ示される状態図及び状態テーブル
に従い動作する周知の状態マシンとして実現される。
【００１８】図５及び図６を参照すると、状態図及び状
態テーブルが５つの状態Ｓa、Ｓb、Ｓc、Ｓe及びＳiを
有するように示される。要するに状態Ｓiは、状態同期
回路４１６において、内部プロセッサ・クロックが自由
走行し、外部サブシステム・クロックに同期されないの
に対して、状態Ｓeは同期が発生した後の状態である。
状態Ｓa、Ｓb及びＳcは遷移状態である。例えばプロセ
ッサ・クロックが自由走行し、ＳＹＮＣinが非アクティ
ブ（０）の場合、図６の状態テーブルの１行目及び２行
目は、"次の状態"が同一の状態すなわちＳiであること
を示す。Ｓi状態のタイミング図が図７に示される。
【００１９】Ｃi及びＣeの両方が高の間に、ＳＹＮＣin
がアクティブになると、状態テーブルの３行目に示され
るように、次の状態はＳaである。状態Ｓaに達した後、
次の状態は、状態テーブルの７行目及び８行目に示され
るように、Ｓbである。状態Ｓbから、同期回路はテーブ
ルの１１行目及び１２行目に示されるように、状態Ｓe
に移行する。Ｓeに移行し、ＳＹＮＣinがアクティブ
（１）を維持すると仮定すると、状態テーブルの１３及
び１４行目に示されるように、ＳＹＮＣoutがアクティ
ブ（１）となり、内部クロックが外部クロックＣeに同
期される。ＳＹＮＣinがアクティブに遷移するときに、
Ｃi及びＣeの両方が高である場合の、Ｓi状態からＳe状
態への遷移のタイミング図が、図８及び図９に示される
（図８及び図９の違いは、図８ではＣiがＣeより先に低
に遷移するのに対して、図９ではＣeがＣiより先に遷移
する）。更に、図１０及び図１１は、ＳＹＮＣinがアク
ティブに遷移するとき、Ｃe及びＣiが反対の極性である
場合の類似のタイミング図を示す。
【００２０】プロセッサ３０１とサブシステム３０５と
の間でデータを転送した後、同期はもはや要求されず、
プロセッサ・クロックがサブシステム・クロック周波数
よりも高い周波数で自由走行するので、プロセッサを再
度非同期に走行させることが望ましい。この遷移は状態
テーブルの最後の２行に示され、そこではＳＹＮＣinが
非アクティブ（０）に遷移済みであり、"次の状態"は状
態Ｓiである。状態Ｓeから状態Ｓiへの遷移のタイミン
グ図が図１２に示される。
【００２１】図８乃至図１１のタイミングを参照する
と、同期回路４１６の１つの重要な特徴は、とりわけ、
状態Ｓiから状態Ｓeへの遷移のいずれの時点において
も、自由走行の非同期状態におけるプロセッサ・クロッ
ク（Ｃi）の周期（または半周期）よりも短い周期（ま
たは半周期）が存在しないことである。換言すると、同
期回路４１６は、自身を外部サブシステム・クロックに
同期させるまで、常にプロセッサ・クロックを"引き伸
ばす"ことにより、プロセッサ・クロックの任意の１サ
イクルまたは半サイクルが、プロセッサの最大動作スピ
ードを越えることを防止する。
【００２２】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００２３】（１）コンピュータ・システムが、プロセ
ッサ及びプロセッサ・クロックを含む集積回路チップで
あって、前記プロセッサが複数のゲートを含み、前記プ
ロセッサ・クロックが自由走行の可変周波数発振器を含
み、非同期モードにおいて、前記プロセッサ・クロック
の周波数が部分的に、前記チップの温度及び前記チップ
に供給される電圧により決定されて、前記ゲートの伝播
遅延が前記温度及び前記電圧の変化に伴い減少する場
合、前記プロセッサ・クロックの周波数が増加し、前記
ゲートの伝播遅延が前記温度及び前記電圧の変化に伴い
増加する場合、前記プロセッサ・クロックの周波数が減
少する、集積回路チップと、サブシステム・クロックを
有するサブシステムであって、前記コンピュータ・サブ
システムが前記プロセッサに結合されて、データが前記
プロセッサと前記サブシステムとの間で転送され得る、
コンピュータ・サブシステムと、前記プロセッサと前記
サブシステムとの間のデータ・ブロックの転送に先行し
て、同期信号を生成する信号送信手段と、前記プロセッ
サ・クロックと前記サブシステム・クロックとの一時的
同期を提供する同期手段であって、前記一時的同期が前
記同期信号により初期化され、前記データ・ブロックの
転送の完了時に終了する、同期手段と、を含み、前記プ
ロセッサ・クロックが、前記プロセッサ・クロックと前
記サブシステム・クロックとが同期されない非同期モー
ド、または前記プロセッサ・クロックが前記サブシステ
ム・クロックに同期される同期モードのいずれか選択さ
れるモードで動作し、前記同期モードが前記データ・ブ
ロックの転送の間に選択される、コンピュータ・システ
ム。 （２）前記可変周波数発振器がリング発振器である、前
記（１）記載のコンピュータ・システム。 （３）前記同期手段が、前記同期信号に応答して、前記
プロセッサ・クロックのパルス幅を同期が達成されるま
で引き伸ばす状態マシンを含む、前記（１）記載のコン
ピュータ・システム。 （４）前記同期手段が、前記同期信号に応答して、前記
プロセッサ・クロックのパルス幅を同期が達成されるま
で引き伸ばす状態マシンを含む、前記（２）記載のコン
ピュータ・システム。 （５）コンピュータ・システムであって、プロセッサ
と、前記プロセッサに結合されるプロセッサ・クロック
と、サブシステム・クロックを有するコンピュータ・サ
ブシステムであって、前記コンピュータ・サブシステム
が前記プロセッサに結合されて、前記プロセッサと前記
サブシステムとの間でデータが転送される、コンピュー
タ・サブシステムと、前記プロセッサと前記サブシステ
ムとの間のデータ・ブロックの転送に先行して、同期信
号を生成する信号送信手段と、前記プロセッサ・クロッ
クと前記サブシステム・クロックとの一時的同期を提供
する同期手段であって、前記一時的同期が前記同期信号
により初期化され、前記データ・ブロックの転送の完了
時に終了する、同期手段と、を含み、前記プロセッサ・
クロックが、前記プロセッサ・クロックと前記サブシス
テム・クロックとが同期されない非同期モード、または
前記プロセッサ・クロックが前記サブシステム・クロッ
クに同期される同期モードのいずれか選択されるモード
で動作し、前記同期モードが前記データ・ブロックの転
送の間に選択される、コンピュータ・システム。 （６）前記同期手段が、前記同期信号に応答して、前記
プロセッサ・クロックのパルス幅を同期が達成されるま
で引き伸ばす状態マシンを含む、前記（５）記載のコン
ピュータ・システム。
【図面の簡単な説明】
【図１】プロセッサ・クロック周波数がサブシステム・
クロック周波数の整数倍である、従来のコンピュータ・
システムのブロック図である。
【図２】プロセッサ及びサブシステムの各々が、別々の
非同期クロッキング・エンベロープ内にあり、データが
インタフェース・ユニットを通じて、２つのエンベロー
プ間で受け渡される、従来のコンピュータ・システムの
ブロック図である。
【図３】プロセッサ・クロックがデータ転送の間にサブ
システム・クロックに一時的に同期され得る、プロセッ
サ及びサブシステムのブロック図である。
【図４】リング発振器、及び発振器を外部クロックＣe
に同期する回路を含む、図３のプロセッサ・クロックの
構成図である。
【図５】状態マシンとして実現され得る図４の同期回路
の状態図である。
【図６】状態マシンとして実現され得る図４の同期回路
の状態テーブルを示す図である。
【図７】図５乃至図６のＳi状態を示すタイミング図で
ある。
【図８】Ｓi乃至Ｓeの状態遷移を示すタイミング図であ
り、ＳＹＮＣinがアクティブに遷移するとき、Ｃi及び
Ｃeが同一の極性を有し、ＣiがＣeに先行する。
【図９】Ｓi乃至Ｓeの状態遷移を示すタイミング図であ
り、ＳＹＮＣinがアクティブに遷移するとき、Ｃi及び
Ｃeが同一の極性を有し、ＣiがＣeに遅延する。
【図１０】Ｓi乃至Ｓeの状態遷移を示すタイミング図で
あり、ＳＹＮＣinがアクティブに遷移するとき、Ｃi及
びＣeが異なる極性を有し、ＣiがＣeに遅延する。
【図１１】Ｓi乃至Ｓeの状態遷移を示すタイミング図で
あり、ＳＹＮＣinがアクティブに遷移するとき、Ｃi及
びＣeが異なる極性を有し、ＣiがＣeに先行する。
【図１２】Ｓe乃至Ｓiの状態遷移を示すタイミング図で
ある。
【符号の説明】
１０１、２０４、３０２ プロセッサ・クロック １０２ 分周器 １０３、２０１、３０１ プロセッサ １０４、２０２、３０５ サブシステム ２０３ インタフェース・ユニット ２０５、３０７ サブシステム・クロック ３０３ バス・インタフェース論理回路 ３０４ ＯＲゲート ３０６ サブシステム・バス ４０１ リング発振器 ４０２、４０３、４０４、４０５、４０６ インバータ ４０７、４０８、４０９、４１０、４１１、４１２、４
１３、４１４、４１５ＮＯＲゲート ４１６ 同期回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョゼフ・マイケル・モスレイ アメリカ合衆国33432、フロリダ州ボカ・ ラトン、グラナダ・ドライブ 812

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】コンピュータ・システムが、 プロセッサ及びプロセッサ・クロックを含む集積回路チ
    ップであって、前記プロセッサが複数のゲートを含み、
    前記プロセッサ・クロックが自由走行の可変周波数発振
    器を含み、非同期モードにおいて、前記プロセッサ・ク
    ロックの周波数が部分的に、前記チップの温度及び前記
    チップに供給される電圧により決定されて、前記ゲート
    の伝播遅延が前記温度及び前記電圧の変化に伴い減少す
    る場合、前記プロセッサ・クロックの周波数が増加し、
    前記ゲートの伝播遅延が前記温度及び前記電圧の変化に
    伴い増加する場合、前記プロセッサ・クロックの周波数
    が減少する、集積回路チップと、 サブシステム・クロックを有するサブシステムであっ
    て、前記コンピュータ・サブシステムが前記プロセッサ
    に結合されて、データが前記プロセッサと前記サブシス
    テムとの間で転送され得る、コンピュータ・サブシステ
    ムと、 前記プロセッサと前記サブシステムとの間のデータ・ブ
    ロックの転送に先行して、同期信号を生成する信号送信
    手段と、 前記プロセッサ・クロックと前記サブシステム・クロッ
    クとの一時的同期を提供する同期手段であって、前記一
    時的同期が前記同期信号により初期化され、前記データ
    ・ブロックの転送の完了時に終了する、同期手段と、 を含み、前記プロセッサ・クロックが、前記プロセッサ
    ・クロックと前記サブシステム・クロックとが同期され
    ない非同期モード、または前記プロセッサ・クロックが
    前記サブシステム・クロックに同期される同期モードの
    いずれか選択されるモードで動作し、前記同期モードが
    前記データ・ブロックの転送の間に選択される、コンピ
    ュータ・システム。
  2. 【請求項２】前記可変周波数発振器がリング発振器であ
    る、請求項１記載のコンピュータ・システム。
  3. 【請求項３】前記同期手段が、前記同期信号に応答し
    て、前記プロセッサ・クロックのパルス幅を同期が達成
    されるまで引き伸ばす状態マシンを含む、請求項１記載
    のコンピュータ・システム。
  4. 【請求項４】前記同期手段が、前記同期信号に応答し
    て、前記プロセッサ・クロックのパルス幅を同期が達成
    されるまで引き伸ばす状態マシンを含む、請求項２記載
    のコンピュータ・システム。
  5. 【請求項５】コンピュータ・システムであって、 プロセッサと、 前記プロセッサに結合されるプロセッサ・クロックと、 サブシステム・クロックを有するコンピュータ・サブシ
    ステムであって、前記コンピュータ・サブシステムが前
    記プロセッサに結合されて、前記プロセッサと前記サブ
    システムとの間でデータが転送される、コンピュータ・
    サブシステムと、 前記プロセッサと前記サブシステムとの間のデータ・ブ
    ロックの転送に先行して、同期信号を生成する信号送信
    手段と、 前記プロセッサ・クロックと前記サブシステム・クロッ
    クとの一時的同期を提供する同期手段であって、前記一
    時的同期が前記同期信号により初期化され、前記データ
    ・ブロックの転送の完了時に終了する、同期手段と、 を含み、前記プロセッサ・クロックが、前記プロセッサ
    ・クロックと前記サブシステム・クロックとが同期され
    ない非同期モード、または前記プロセッサ・クロックが
    前記サブシステム・クロックに同期される同期モードの
    いずれか選択されるモードで動作し、前記同期モードが
    前記データ・ブロックの転送の間に選択される、コンピ
    ュータ・システム。
  6. 【請求項６】前記同期手段が、前記同期信号に応答し
    て、前記プロセッサ・クロックのパルス幅を同期が達成
    されるまで引き伸ばす状態マシンを含む、請求項５記載
    のコンピュータ・システム。
JP10005137A 1997-01-22 1998-01-13 データ転送の間にサブシステム・クロックに一時的に同期される自由走行クロックを有するプロセッサを含むシステム Pending JPH10222243A (ja)

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