JPH022116A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH022116A JPH022116A JP63145875A JP14587588A JPH022116A JP H022116 A JPH022116 A JP H022116A JP 63145875 A JP63145875 A JP 63145875A JP 14587588 A JP14587588 A JP 14587588A JP H022116 A JPH022116 A JP H022116A
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- JP
- Japan
- Prior art keywords
- silicon
- substrate
- side wall
- ion
- groove
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（従業上の利用分骨）
この発明は、半導体装置、例えばメモリセル用溝形キャ
パシタ等の半導体装置の製造方法に関する。
パシタ等の半導体装置の製造方法に関する。
（従来の技術）
近年、サブミクロンサイズの素子が高密度に搭載された
ＬＳＩが開発されている。このようなＬＳＩでは、搭載
される膨大な数のトランジスタやキャパシタ等の各素子
の面積が縮小されるので。
ＬＳＩが開発されている。このようなＬＳＩでは、搭載
される膨大な数のトランジスタやキャパシタ等の各素子
の面積が縮小されるので。
例えば、キャパシタでは従来りよう（こブレーナ構造を
採りたのでは十分なＧｔｉｔが得られないつそこで最近
では半導体基板を立体的に利用するトレンチキャパシタ
の技術が（ｊ！案されてデバイスに実用され始めている
っ トレンチキャパシタ技術Ｉユ、半導体壱板１こ略承
直な側管を有する数μｍ Ｏ）深さのトレンチ（Ｊ）を
異方性反応エツチングマスクにより穿設し、その側壁（
こキャパシタを形成して所要の太きｆｃｇｌｌを得る技
術である。
採りたのでは十分なＧｔｉｔが得られないつそこで最近
では半導体基板を立体的に利用するトレンチキャパシタ
の技術が（ｊ！案されてデバイスに実用され始めている
っ トレンチキャパシタ技術Ｉユ、半導体壱板１こ略承
直な側管を有する数μｍ Ｏ）深さのトレンチ（Ｊ）を
異方性反応エツチングマスクにより穿設し、その側壁（
こキャパシタを形成して所要の太きｆｃｇｌｌを得る技
術である。
このヨウに、トレンチキャパシタ（ま、溝り月１１１１
壁が一方の４１ｆｆｉとなるので１通常その１１１１Ｉ
璧にｌま高不純ｒ’７１Ｊ層が形成される。第２図（ま
、このような手導体弄仮（９）壷こ形成された（１０）
のｔｉｌＨ＆を部分に不純物を導入する方法を示して５
つ、高エネルギーのイオン（１１）を斜め上方から溝（
１０）内ｌこ注入する方法が採うれている。７Ｊロ速さ
れたイオンビーム（１１）は、＋行に前記ｆｔ！＃（１
０）に入射されて、賂垂直に杉成された溝（１０）の側
壁部分への注入が行なわれている。
壁が一方の４１ｆｆｉとなるので１通常その１１１１Ｉ
璧にｌま高不純ｒ’７１Ｊ層が形成される。第２図（ま
、このような手導体弄仮（９）壷こ形成された（１０）
のｔｉｌＨ＆を部分に不純物を導入する方法を示して５
つ、高エネルギーのイオン（１１）を斜め上方から溝（
１０）内ｌこ注入する方法が採うれている。７Ｊロ速さ
れたイオンビーム（１１）は、＋行に前記ｆｔ！＃（１
０）に入射されて、賂垂直に杉成された溝（１０）の側
壁部分への注入が行なわれている。
そして、＠記側壁部分に入射された高エネルギーカイオ
ンは１手導体中に８いて原子核散乱と４子散乱とを繰返
しながら波数されていき最ｒ＆に静止する。しかし略肋
直に形成された側壁に、イオンを大きな入射角で入射さ
せると、耳３図の析面図に示すように側壁から非稽；こ
近い立１１竿り〕原子核で散乱されたイオンは、広角度
の散乱を受け、入射されたイオンの一部（ｌｌａ）は測
・層部分から飛び出してＩ濤（１０） ’））底部や対
向している反対Ｂ１１１の１ｉ１ｉ啼部分に再入射され
て波数してしまう。
ンは１手導体中に８いて原子核散乱と４子散乱とを繰返
しながら波数されていき最ｒ＆に静止する。しかし略肋
直に形成された側壁に、イオンを大きな入射角で入射さ
せると、耳３図の析面図に示すように側壁から非稽；こ
近い立１１竿り〕原子核で散乱されたイオンは、広角度
の散乱を受け、入射されたイオンの一部（ｌｌａ）は測
・層部分から飛び出してＩ濤（１０） ’））底部や対
向している反対Ｂ１１１の１ｉ１ｉ啼部分に再入射され
て波数してしまう。
（発明が解決しようとする課！Ａ）
従来の、搏は、異方性反応エツチング）５法イこより、
１ｉ１ｉ啼が略垂百１こ形成されていたため、例えばト
レンチキャパシタの形成に際して、そ′ｙ）溝に斜め上
方から大きな入射角でイオンビームを入射させて側壁部
分への不純物導入を行なうと、原子核散乱されたイオン
は、広角度の散乱を受けるので、側壁全体に均一に不、
Ｎ物を・５人させることが難しく。
１ｉ１ｉ啼が略垂百１こ形成されていたため、例えばト
レンチキャパシタの形成に際して、そ′ｙ）溝に斜め上
方から大きな入射角でイオンビームを入射させて側壁部
分への不純物導入を行なうと、原子核散乱されたイオン
は、広角度の散乱を受けるので、側壁全体に均一に不、
Ｎ物を・５人させることが難しく。
高性能のトレンチキャパシタ等を製造することが困難で
ありた。
ありた。
この発明は上記事情に基づいてなされたもので、側壁全
体に一様に不純物を導入することを容易（こし、高性能
のトレンチキャパシタ等を製造することのできる半導体
装置の製置方法を提供することを目的とする。
体に一様に不純物を導入することを容易（こし、高性能
のトレンチキャパシタ等を製造することのできる半導体
装置の製置方法を提供することを目的とする。
（課題を解決するための手ｉｌ！、）
この発明は上記課題を解決するために、半導体基板の主
面に所要の開口部を有するエツチングマスクを形成する
工程と、前記マスクの開口部から前記半導体基板の主面
に対し垂直方向に異方性エツチングして前記店仮にン４
を形成する工程と５次いで所望の不純物イオンと半導体
基板を構成する原子のイオンを同時あるいは交互番こｔ
ｆ４ ’Ｊ）上部より注入する工程とをざむことそ安旨
とする。
面に所要の開口部を有するエツチングマスクを形成する
工程と、前記マスクの開口部から前記半導体基板の主面
に対し垂直方向に異方性エツチングして前記店仮にン４
を形成する工程と５次いで所望の不純物イオンと半導体
基板を構成する原子のイオンを同時あるいは交互番こｔ
ｆ４ ’Ｊ）上部より注入する工程とをざむことそ安旨
とする。
（作用）
不純物イオンと同時壷こ又は交互に半導体基板を構成す
る原子のイオンを注入することにより、溝内１１ｔ！Ｉ
壁部分のスパッタリングが促進され、基板を構成する原
子だけでなく、−度静止したイオ／も層板表面よりたた
き出され、１’ａ’））表面へ再注入されることｔこな
る。この再注入により、溝内部久）不純物濃度の均−比
が実現される。
る原子のイオンを注入することにより、溝内１１ｔ！Ｉ
壁部分のスパッタリングが促進され、基板を構成する原
子だけでなく、−度静止したイオ／も層板表面よりたた
き出され、１’ａ’））表面へ再注入されることｔこな
る。この再注入により、溝内部久）不純物濃度の均−比
が実現される。
（更嘲列）
以下、この発明り〕一実施例である半導体装置の製造方
法を第１１図ｔａｌ〜ｔｅｌに基づいて説明する。
法を第１１図ｔａｌ〜ｔｅｌに基づいて説明する。
まず、第１図１ｂｌに示すよう（こＰ杉力Ｓｔ学導体簀
仮（１）り）主面を熱酸１ヒして約１０００ Ａ （７
Ｊ ｉＱさの第１のシリコン酸化膜（２を形成する。こ
の第１り）シリコン酸化膜（２）上をこさらに約２００
ＯＡの厚さのシリコン室比模（３）及び６０００ Ａ
’））厚さの第２のシリコン酸化膜（４）をＣＶＤ法；
こより：＋ｌＦ’：次堆積して、シリコン酸化１漠（２
）、シリコン窒化膜（３）、シリコン酸化膜（４）の績
喘帳（５）を形成し、この積嚇模上（こレジスト膜（６
）をユ１当な厚さにコーティングする。前記ａｔ ｌ蓄
模（５）は基板（１）をエツチングするｐ俵のエツチン
グマスクとなる。
仮（１）り）主面を熱酸１ヒして約１０００ Ａ （７
Ｊ ｉＱさの第１のシリコン酸化膜（２を形成する。こ
の第１り）シリコン酸化膜（２）上をこさらに約２００
ＯＡの厚さのシリコン室比模（３）及び６０００ Ａ
’））厚さの第２のシリコン酸化膜（４）をＣＶＤ法；
こより：＋ｌＦ’：次堆積して、シリコン酸化１漠（２
）、シリコン窒化膜（３）、シリコン酸化膜（４）の績
喘帳（５）を形成し、この積嚇模上（こレジスト膜（６
）をユ１当な厚さにコーティングする。前記ａｔ ｌ蓄
模（５）は基板（１）をエツチングするｐ俵のエツチン
グマスクとなる。
次に、第１図１ｂｌ に示すようにフォトリソグラフィ
法により、前記レジスト膜（６）を１μｍ１Ｔｌに開口
し、この開口部を有するレジスト膜１６）をマスクとし
て、蹟方性反１６エツチングによりまず第２のシリコン
酸［ヒ模（４）を開口する。前記レジスト膜（６）を除
去した後％開口した第２σ）シリコン酸ｒｔｓ ＠ ＋
４１をマスクとして、エツチングによりシリコン窒化膜
（３）及び第１のシリコン酸化１漠（２）を順次開口し
、開口部（５ａ）を有する積１模（５）からなるエツチ
ングマスクを形成する。
法により、前記レジスト膜（６）を１μｍ１Ｔｌに開口
し、この開口部を有するレジスト膜１６）をマスクとし
て、蹟方性反１６エツチングによりまず第２のシリコン
酸［ヒ模（４）を開口する。前記レジスト膜（６）を除
去した後％開口した第２σ）シリコン酸ｒｔｓ ＠ ＋
４１をマスクとして、エツチングによりシリコン窒化膜
（３）及び第１のシリコン酸化１漠（２）を順次開口し
、開口部（５ａ）を有する積１模（５）からなるエツチ
ングマスクを形成する。
次いで、工、チングマスク（５）をマスクトシテ。
Ｓｉ千°ダ本眉仮（１）に、そＤ主面に対し浩直方向の
異方性反応エツチングを癩して、深さ約３μｍの岳直形
エツチング領域としての垂＠傳（７）を形成する。
異方性反応エツチングを癩して、深さ約３μｍの岳直形
エツチング領域としての垂＠傳（７）を形成する。
このようにして形成されたａ（７）を用いて前記溝（７
）内の壱仮１１）面に不純物イオンが注入されたトレン
チキャパシタを製造する１合、＠１図（ｃｌに示すよう
にｖ０速された子桁な高エネルギーの不純物イオンビー
ムと加速された子桁な高エネルギーのシリコンイオンビ
ームを交互に入射する。ここで。
）内の壱仮１１）面に不純物イオンが注入されたトレン
チキャパシタを製造する１合、＠１図（ｃｌに示すよう
にｖ０速された子桁な高エネルギーの不純物イオンビー
ムと加速された子桁な高エネルギーのシリコンイオンビ
ームを交互に入射する。ここで。
まず、入射された不純物イオンは溝（７）の主に側壁部
に入射される。こ力うちの一部はシリコン基板（１）中
の原子核に散乱され、梧仮（１）表面より飛び出し、ｂ
の側壁部外や底部分蒼こ再圧入さルる。しかし、大部の
不純物イオンは入射された側管部分の内部に静止する。
に入射される。こ力うちの一部はシリコン基板（１）中
の原子核に散乱され、梧仮（１）表面より飛び出し、ｂ
の側壁部外や底部分蒼こ再圧入さルる。しかし、大部の
不純物イオンは入射された側管部分の内部に静止する。
そこで１次にシリコンイオンを同じ方向より多ｔｉｌｔ
こ入射する。入射されたシリコンイオンはシリコン秀仮
内で原子核と散乱して運切エネルギーを与える。このた
め、シリコン店仮中つシリコンＩ、まこのエネルギーに
より、ｊ１勧し始める。このうちのいくつかのイオンは
側磯部表面より飛び出すため、茂面つ檻シリコンイオン
の注入により後退する。これと同時に、浸面内部に打ち
込まれた不純物イオ／も表面より飛び出して、池の側壁
部分や底部分に再注入される。このようにして、不純勿
イオンとシリコンイオンの注入を繰り返していくと、ｉ
ｍｇこ不純物イオンが入射されない部分にも不純物イオ
ンが注入されることになり、側壇σ）内の全体に均一に
所望力不純物が導入され、高性能のトレンチキャパシタ
が・持直できることになる。
こ入射する。入射されたシリコンイオンはシリコン秀仮
内で原子核と散乱して運切エネルギーを与える。このた
め、シリコン店仮中つシリコンＩ、まこのエネルギーに
より、ｊ１勧し始める。このうちのいくつかのイオンは
側磯部表面より飛び出すため、茂面つ檻シリコンイオン
の注入により後退する。これと同時に、浸面内部に打ち
込まれた不純物イオ／も表面より飛び出して、池の側壁
部分や底部分に再注入される。このようにして、不純勿
イオンとシリコンイオンの注入を繰り返していくと、ｉ
ｍｇこ不純物イオンが入射されない部分にも不純物イオ
ンが注入されることになり、側壇σ）内の全体に均一に
所望力不純物が導入され、高性能のトレンチキャパシタ
が・持直できることになる。
なお、内壁部に均一に不純物を導入することのできる溝
等からなる縦形エツチング領域は、トレンチキャパシタ
に限らず溝の側壁にイオン圧入を行なう工ｉをまむｌｊ
Ｊ Ｏ）半導体装置の製雀方去にも用いるこ也かで慈る
。
等からなる縦形エツチング領域は、トレンチキャパシタ
に限らず溝の側壁にイオン圧入を行なう工ｉをまむｌｊ
Ｊ Ｏ）半導体装置の製雀方去にも用いるこ也かで慈る
。
以上説明したように、この発明によれは、不純物イオン
とシリコンイオンの狂人を交互に０行なうので、トレン
チ溝内部に均一をこ不純物が導入され。
とシリコンイオンの狂人を交互に０行なうので、トレン
チ溝内部に均一をこ不純物が導入され。
高性能Ｄトレンチキャパシタ専を製漬することができる
という利点がある。
という利点がある。
４、図面Ｖ噛羊な説明
＠１図はこの発明の一天抱列による半導体装置の幌遣方
ｆ去を示す工程断−図、適２図は溝力１則壁部分に、妬
エネルギーのイオンを注入する方ｆ去を説明するための
ｉＪ 、嬉３図は広角度の散乱を受けて４の側肋部分か
ら飛び出したイオンの飛跡を説明するための図である。
ｆ去を示す工程断−図、適２図は溝力１則壁部分に、妬
エネルギーのイオンを注入する方ｆ去を説明するための
ｉＪ 、嬉３図は広角度の散乱を受けて４の側肋部分か
ら飛び出したイオンの飛跡を説明するための図である。
１・・・Ｓｉ＃−導本僑仮、５・・・シリコン酸比＠／
シリコン窒比模／シリコン酸化膜の積１ｍ＠からなるエ
ツチングマスク、６・・・レジスト模、７・・・溝、８
・・・イオンビーム。
シリコン窒比模／シリコン酸化膜の積１ｍ＠からなるエ
ツチングマスク、６・・・レジスト模、７・・・溝、８
・・・イオンビーム。
Claims (1)
- 半導体基板の主面に所要の開口部を有するエッチングマ
スクを形成する工程と、前記マスクの開口部から前記半
導体基板の主面に対して垂直方向に異方性エッチングを
行ない、前記基板に溝を形成する工程と、所程の不純物
イオンと前記半導体基板を構成する原子のイオンを同時
あるいは交互に前記溝の上部より圧入する工程を含む半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63145875A JPH022116A (ja) | 1988-06-15 | 1988-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63145875A JPH022116A (ja) | 1988-06-15 | 1988-06-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022116A true JPH022116A (ja) | 1990-01-08 |
Family
ID=15395066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63145875A Pending JPH022116A (ja) | 1988-06-15 | 1988-06-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH022116A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06283452A (ja) * | 1992-09-30 | 1994-10-07 | Internatl Business Mach Corp <Ibm> | 半導体製造装置及びその方法 |
| US5915195A (en) * | 1997-11-25 | 1999-06-22 | Advanced Micro Devices, Inc. | Ion implantation process to improve the gate oxide quality at the edge of a shallow trench isolation structure |
| JP2023541960A (ja) * | 2020-09-17 | 2023-10-04 | メレティオス セラピューティクス | ウイルス感染を治療するための化合物 |
-
1988
- 1988-06-15 JP JP63145875A patent/JPH022116A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06283452A (ja) * | 1992-09-30 | 1994-10-07 | Internatl Business Mach Corp <Ibm> | 半導体製造装置及びその方法 |
| US5915195A (en) * | 1997-11-25 | 1999-06-22 | Advanced Micro Devices, Inc. | Ion implantation process to improve the gate oxide quality at the edge of a shallow trench isolation structure |
| JP2023541960A (ja) * | 2020-09-17 | 2023-10-04 | メレティオス セラピューティクス | ウイルス感染を治療するための化合物 |
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